RU2626347C1 - Majoritary module for fault-tolerant systems - Google Patents

Majoritary module for fault-tolerant systems Download PDF

Info

Publication number
RU2626347C1
RU2626347C1 RU2016119224A RU2016119224A RU2626347C1 RU 2626347 C1 RU2626347 C1 RU 2626347C1 RU 2016119224 A RU2016119224 A RU 2016119224A RU 2016119224 A RU2016119224 A RU 2016119224A RU 2626347 C1 RU2626347 C1 RU 2626347C1
Authority
RU
Russia
Prior art keywords
input
output
shift register
elements
majority
Prior art date
Application number
RU2016119224A
Other languages
Russian (ru)
Inventor
Олег Александрович Козелков
Original Assignee
Олег Александрович Козелков
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Олег Александрович Козелков filed Critical Олег Александрович Козелков
Priority to RU2016119224A priority Critical patent/RU2626347C1/en
Application granted granted Critical
Publication of RU2626347C1 publication Critical patent/RU2626347C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Hardware Redundancy (AREA)

Abstract

FIELD: physics.
SUBSTANCE: majority module for the fault-tolerant systems contains n information inputs (n = 2m+1, m = 1, 2,…), n of AND elements, a start input, n+1 delay elements, the first OR element, the second OR element, a shift register, the first device output, the second device output.
EFFECT: expanding the functionality due to the possibility of its use in both synchronous and asynchronous discrete circuits, reducing the complexity of the device and increasing its speed.
1 dwg, 1 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения отказоустойчивых средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build fault-tolerant automation, functional units of control systems, etc.

Известны мажоритарные модули (например, патент РФ 2300137, кл. G06F 7/38, 2007 г.), которые содержат элементы 2И, трехвходовые мажоритарные элементы и реализуют мажоритарную функцию n аргументов.Majority modules are known (for example, RF patent 2300137, class G06F 7/38, 2007), which contain 2I elements, three-input majority elements and implement the majority function of n arguments.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного мажоритарного модуля для реализации мажоритарной функции n аргументов - входных двоичных сигналов, относятся ограниченные функциональные возможности, т.к. устройство не может быть использовано в асинхронных схемах, высокая сложность и низкое быстродействие, т.к. устройство содержит 2×m+N-1 трехвходовых мажоритарных элементов, где m=0,5×(n+1),The reason that impedes the achievement of the technical result indicated below when using the well-known majority module to implement the majority function of n arguments - input binary signals includes limited functionality, because the device cannot be used in asynchronous circuits, high complexity and low speed, because the device contains 2 × m + N-1 three-input majority elements, where m = 0.5 × (n + 1),

Figure 00000001
.
Figure 00000001
.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (патент РФ 2533079, МПК H03K 19/23, G06F 7/57, 2014 г.), который содержит n информационных входов (n=2m+1, m=1, 2, …), первый выход устройства, n элементов И, два элемента ИЛИ, причем i-ый информационный вход соединен с первым входом i-го элемента И, (i=1, …, n), реализующий мажоритарную функцию n аргументов.The closest device of the same purpose to the claimed invention in terms of features is the majority module adopted as a prototype (RF patent 2533079, IPC H03K 19/23, G06F 7/57, 2014), which contains n information inputs (n = 2m + 1 , m = 1, 2, ...), the first output of the device, n AND elements, two OR elements, and the i-th information input is connected to the first input of the i-th AND element (i = 1, ..., n), which implements the majority function of n arguments.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного мажоритарного модуля для реализации мажоритарной функции n аргументов - входных двоичных сигналов, относятся ограниченные функциональные возможности, т.к. устройство не может быть использовано в асинхронных схемах, высокая сложность и низкое быстродействие, т.к. все мажоритарные элементы сгруппированы в три группы так, что в первой и второй группах содержится по m-1 (m=0,5×(n+1), n≠1 есть любое нечетное натуральное число) мажоритарных элементов, а в каждой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, все элементы 2И сгруппированы в

Figure 00000001
групп так, что в i-ой (i=1…N) группе содержится m-1 элементов 2И и выход предыдущего элемента 2И соединен с первым входом последующего элемента 2И.The reason that impedes the achievement of the technical result indicated below when using the well-known majority module to implement the majority function of n arguments - input binary signals includes limited functionality, because the device cannot be used in asynchronous circuits, high complexity and low speed, because all majority elements are grouped into three groups so that the first and second groups contain m-1 (m = 0.5 × (n + 1), n ≠ 1 is any odd natural number) of majority elements, and in each group the output the previous majority element is connected to the second input of the subsequent majority element, all elements 2I are grouped into
Figure 00000001
groups so that in the i-th (i = 1 ... N) group contains m-1 elements 2I and the output of the previous element 2I is connected to the first input of the subsequent element 2I.

Техническим результатом изобретения является расширение функциональных возможностей устройства за счет возможности его использования как в синхронных, так и в асинхронных дискретных схемах, уменьшение сложности устройства и повышение его быстродействия.The technical result of the invention is to expand the functionality of the device due to the possibility of its use in both synchronous and asynchronous discrete circuits, reducing the complexity of the device and increasing its speed.

Указанный технический результат при осуществлении изобретения достигается тем, что в мажоритарный модуль для отказоустойчивых систем, содержащий n информационных входов (n=2m+1, m=1, 2, …), первый выход устройства, n элементов И, два элемента ИЛИ, причем i-ый информационный вход соединен с первым входом i-го элемента И, (i=1, …, n), дополнительно введены вход запуска, второй выход устройства, n+1 элементов задержки, регистр сдвига, причем выход i-го элемента И соединен через i-ый элемент задержки с i-ым входом первого элемента ИЛИ, (i=1, …, n), вход запуска соединен со вторыми входами всех элементов И, с первым тактовым входом и управляющим входом регистра сдвига и через (n+1)-ый элемент задержки с первым входом второго элемента ИЛИ, выход первого элемента ИЛИ соединен со вторым тактовым входом регистра сдвига, (m+2)-ой выход регистра сдвига соединен с первым выходом устройства и вторым входом второго элемента ИЛИ, выход второго элемента ИЛИ соединен со вторым выходом устройства, первый вход данных регистра сдвига соединен с шиной «логическая 1», j-ый вход данных регистра сдвига соединен с шиной «логический 0», j=2, …, m+2.The specified technical result in the implementation of the invention is achieved by the fact that in the majority module for fault-tolerant systems containing n information inputs (n = 2m + 1, m = 1, 2, ...), the first output of the device, n elements AND, two OR elements, and the i-th information input is connected to the first input of the i-th element And, (i = 1, ..., n), the start input, the second output of the device, n + 1 delay elements, the shift register are additionally introduced, and the output of the i-th element And connected via the i-th delay element to the i-th input of the first OR element, (i = 1, ..., n), the start input is connected inen with the second inputs of all AND elements, with the first clock input and the control input of the shift register and through the (n + 1) -th delay element with the first input of the second OR element, the output of the first OR element is connected to the second clock input of the shift register, (m + 2) the output of the shift register is connected to the first output of the device and the second input of the second OR element, the output of the second OR element is connected to the second output of the device, the first input of the shift register data is connected to the logical 1 bus, the jth input of the shift register data is connected with bus "logs esky 0 », j = 2, ..., m + 2.

На чертеже представлена схема устройства. Мажоритарный модуль для отказоустойчивых систем содержит n информационных входов (n=2m+1, m=1, 2, …), 11-1n, n элементов И 21-2n, вход запуска 3, n+1 элементов задержки 41-4n+1, первый элемент ИЛИ 5, второй элемент ИЛИ 6, регистр сдвига 7, первый выход устройства 8, второй выход устройства 9. Элементы схемы соединены следующим образом, i-ый информационный вход 1i соединен с первым входом i-го элемента И 2i, (i=1, …, n). Выход i-го элемента И 2i соединен через i-ый элемент задержки 4i с i-ым входом первого элемента ИЛИ 5, (i=1, …, n). Вход запуска 3 соединен со вторыми входами всех элементов И 2i-2n, с первым тактовым входом (C1) и управляющим входом (V) регистра сдвига 7 и через n+1-ый элемент задержки 4n+1 с первым входом второго элемента ИЛИ 6. Выход первого элемента ИЛИ 5 соединен со вторым тактовым входом (С2) регистра сдвига 7. (m+2)-ой выход (Qm+2) регистра сдвига 7 соединен с первым выходом 8 устройства и вторым входом второго элемента ИЛИ 6. Выход второго элемента ИЛИ 6 соединен со вторым выходом устройства 9. Первый вход данных (D1) регистра сдвига 7 соединен с шиной «логическая 1». j-ый вход данных (Dj) регистра сдвига 7 соединен с шиной «логический 0», j=2, …, m+2.The drawing shows a diagram of the device. The majority module for fault-tolerant systems contains n information inputs (n = 2m + 1, m = 1, 2, ...), 1 1 -1 n , n elements And 2 1 -2 n , trigger input 3, n + 1 delay elements 4 1 -4 n + 1, the first OR gate 5, a second OR gate 6, the shift register 7, a first output unit 8, the second output device 9. The circuit elements are connected as follows, i-1 th data input i is connected to the first input i- th element AND 2 i, (i = 1, ..., n). The output of the i-th element And 2 i is connected through the i-th delay element 4 i with the i-th input of the first element OR 5, (i = 1, ..., n). The start input 3 is connected to the second inputs of all elements And 2 i -2 n , with the first clock input (C 1 ) and the control input (V) of the shift register 7 and through the n + 1st delay element 4n + 1 with the first input of the second element OR 6. The output of the first OR element 5 is connected to the second clock input (C 2 ) of the shift register 7. (m + 2) -th output (Q m + 2 ) of the shift register 7 is connected to the first output 8 of the device and the second input of the second OR element 6. The output of the second element OR 6 is connected to the second output of the device 9. The first data input (D 1 ) of the shift register 7 is connected to the bus "logical 1". The j-th data input (D j ) of shift register 7 is connected to the “logical 0” bus, j = 2, ..., m + 2.

Работает устройство следующим образом.The device operates as follows.

На информационные входы 11-1n подаются значения аргументов X1-Xn, n - нечетное число, n=2m+1, m=1, 2, ….The information inputs 1 1 -1 n are given the values of the arguments X 1 -X n , n is an odd number, n = 2m + 1, m = 1, 2, ....

На вход запуска 3 подается единичный импульс, который поступает:At the input of start 3 a single pulse is supplied, which is received:

- на первый тактовый вход (C1) и управляющий вход (V) регистра сдвига 7, при этом в регистр сдвига 7 записывается с входов данных D1-Dm+2 двоичное число 10…0, которое и появляется на выходах Q1-Qm+2 регистра сдвига 7;- to the first clock input (C 1 ) and control input (V) of the shift register 7, while in the shift register 7 is written from the data inputs D 1 -D m + 2 binary number 10 ... 0, which appears on the outputs Q 1 - Q m + 2 shift register 7;

- на вторые входы всех элементов И 21-2n, при этом если значение i-го аргумента Xi=1, то импульс с входа запуска 3 проходит на выход элемента И 2i, и через элемент задержки 4i с временем задержки i×Tc, (Тс - время сдвига на один разряд в регистре сдвига), поступает на i-ый вход первого элемента ИЛИ 5. Сигнал с выхода первого элемента ИЛИ 5 поступает на второй тактовый вход (С2) регистра сдвига 7, при этом происходит сдвиг содержимого регистра сдвига 7 вправо;- to the second inputs of all elements And 2 1 -2 n , while if the value of the i-th argument is X i = 1, then the pulse from the input of start 3 passes to the output of the element And 2 i , and through the delay element 4 i with the delay time i × T c , (T c is the shift time by one bit in the shift register), is fed to the i-th input of the first element OR 5. The signal from the output of the first element OR 5 is fed to the second clock input (C 2 ) of the shift register 7, when this is the shift of the contents of the shift register 7 to the right;

- через (n+1)-ый элемент задержки 4n+1 со временем задержки Ти+Тили+(n+1)×Тс (Ти - время задержки в элементе И 2, Тили - время задержки в элементе ИЛИ) поступает на первый вход второго элемента ИЛИ 6 и проходит на второй выход устройства 8.- through the (n + 1) th delay element 4 n + 1 with the delay time T and + T or + (n + 1) × T s (T and is the delay time in the element And 2, T or is the delay time in the element OR) enters the first input of the second element OR 6 and passes to the second output of the device 8.

В процессе работы устройства возможны два случая:During the operation of the device, two cases are possible:

1. Количество значений «1» среди значений аргументов не менее чем m+1. В этом случае, как только поступит на выход первого элемента ИЛИ 5 (m+1)-ый импульс, то на выходе Qm+2 регистра сдвига 7 появится сигнал «1», который поступит на первый выход устройства 8, указывая на значение мажоритарной функции, и через второй элемент ИЛИ 6 на выход 9, указывая, что результат вычисления мажоритарной функции готов.1. The number of “1” values among the argument values is at least m + 1. In this case, as soon as the 5th (m + 1) th pulse arrives at the output of the first OR element, then the signal “1” appears at the output of Q m + 2 of shift register 7, which will go to the first output of device 8, indicating the majority value functions, and through the second element OR 6 to output 9, indicating that the result of the calculation of the majority function is ready.

2. Количество значений «1» среди значений аргументов меньше чем m+1. В этом случае на выходе Qm+2 регистра сдвига 7 все время будет сигнал «0». После окончания опроса значений аргументов на первом входе второго элемента ИЛИ 6 появляется сигнал «1», который проходит на второй выход устройства 9, указывая, что результат вычисления мажоритарной функции готов и его значение «0» сформировано на первом выходе 8 устройства.2. The number of “1” values among the argument values is less than m + 1. In this case, the output Q m + 2 of the shift register 7 will always be the signal "0". After the interrogation of the values of the arguments at the first input of the second element OR 6, the signal "1" appears, which passes to the second output of the device 9, indicating that the result of the calculation of the majority function is ready and its value "0" is formed at the first output 8 of the device.

Особенностью предложенного устройства является то, что как только будет выявлено, что значение мажоритарной функции «1», то оно сразу же поступает на первый выход 8 устройства и на второй выход устройства 9, указывая, что данные готовы. Для большинства двоичных наборов время вычисления единичного значения мажоритарной функции будет меньше времени опроса всех значений аргументов. Это позволяет использовать устройство в асинхронных схемах. Т.е. заявленное устройство имеет более широкие функциональные возможности.A feature of the proposed device is that as soon as it is revealed that the value of the majority function is “1”, it immediately goes to the first output 8 of the device and to the second output of the device 9, indicating that the data is ready. For most binary sets, the computation time for the unit value of the majority function will be less than the time of polling all the argument values. This allows the device to be used in asynchronous circuits. Those. The claimed device has wider functionality.

Сравним характеристики обоих устройств.Compare the characteristics of both devices.

Максимальная задержка сигнала от подачи сигнала запуска на вход запуска 3 в заявленном устройствеThe maximum delay of the signal from the supply of the trigger signal to trigger input 3 in the claimed device

Тзаяв=Ти+2Тили+(n+1)×Tc T application = T and + 2T or + (n + 1) × T c

и растет линейно от количества аргументов.and grows linearly with the number of arguments.

Заявленный мажоритарный модуль содержит n информационных входов (n=2m+1, m=1, 2, …), 11-ln, n элементов И 21-2n, вход запуска 3, n+1 элементов задержки 41-4n+1. Первый элемент ИЛИ 5 имеет n входов. Количество разрядов регистра сдвига 7 равно (n+1)/2.The declared majority module contains n information inputs (n = 2m + 1, m = 1, 2, ...), 1 1 -l n , n elements AND 2 1 -2 n , trigger input 3, n + 1 delay elements 4 1 - 4 n + 1 . The first element OR 5 has n inputs. The number of bits of shift register 7 is (n + 1) / 2.

Таким образом, сложность заявленного устройства растет линейно от количества аргументов.Thus, the complexity of the claimed device grows linearly from the number of arguments.

В прототипе все мажоритарные элементы сгруппированы в три группы так, что в первой и второй группах содержится по m-1 (m=0,5×(n+1), n≠1 есть любое нечетное натуральное число) мажоритарных элементов, а в каждой группе выход предыдущего мажоритарного элемента соединен с вторым входом последующего мажоритарного элемента, все элементы 2И сгруппированы в

Figure 00000002
групп так, что в i-й (i=1…N) группе содержится m-1 элементов 2И и выход предыдущего элемента 2И соединен с первым входом последующего элемента 2И.In the prototype, all majority elements are grouped into three groups so that the first and second groups contain m-1 (m = 0.5 × (n + 1), n ≠ 1 is any odd natural number) of majority elements, and in each group, the output of the previous majority element is connected to the second input of the subsequent majority element, all elements 2I are grouped into
Figure 00000002
groups so that in the i-th (i = 1 ... N) group contains m-1 elements 2I and the output of the previous element 2I is connected to the first input of the subsequent element 2I.

В таблице приведены значения количества групп N, рассчитанные по приведенной выше формуле, в зависимости от m и n.The table shows the values of the number of groups N calculated according to the above formula, depending on m and n.

Анализ приведенных значений показывает, что в прототипе сложность и задержка растет не по линейному закону, а значительно сильнее.The analysis of the given values shows that in the prototype the complexity and delay does not grow according to a linear law, but is much stronger.

Сравнение характеристик прототипа и заявляемого устройства показывает, что заявленное устройство имеет более широкие функциональные возможности, меньшую сложность и большее быстродействие и эффективность его применения растет с количеством аргументов.A comparison of the characteristics of the prototype and the claimed device shows that the claimed device has wider functionality, less complexity and greater speed and efficiency of its application increases with the number of arguments.

Figure 00000003
Figure 00000003

Claims (1)

Мажоритарный модуль для отказоустойчивых систем, содержащий n информационных входов (n=2m+1, m=1, 2, …), первый выход устройства, n элементов И, два элемента ИЛИ, причем i-ый информационный вход соединен с первым входом i-го элемента И, (i=1, …, n), отличающийся тем, что дополнительно содержит вход запуска, второй выход устройства, n+1 элементов задержки, регистр сдвига, причем выход i-го элемента И соединен через i-ый элемент задержки с i-ым входом первого элемента ИЛИ, (i=1, …, n), вход запуска соединен со вторыми входами всех элементов И, с первым тактовым входом и управляющим входом регистра сдвига и через (n+1)-ый элемент задержки с первым входом второго элемента ИЛИ, выход первого элемента ИЛИ соединен со вторым тактовым входом регистра сдвига, (m+2)-ой выход регистра сдвига соединен с первым выходом устройства и вторым входом второго элемента ИЛИ, выход второго элемента ИЛИ соединен со вторым выходом устройства, первый вход данных регистра сдвига соединен с шиной «логическая 1», j-ый вход данных регистра сдвига соединен с шиной «логический 0», j=2, …, m+2.The majority module for fault-tolerant systems, containing n information inputs (n = 2m + 1, m = 1, 2, ...), the first output of the device, n elements AND, two OR elements, and the i-th information input is connected to the first input i- of the And element, (i = 1, ..., n), characterized in that it further comprises a trigger input, a second output of the device, n + 1 delay elements, a shift register, and the output of the i-th element And connected through the i-th delay element with the i-th input of the first OR element, (i = 1, ..., n), the trigger input is connected to the second inputs of all AND elements, with the first clock input ohm and the control input of the shift register and through the (n + 1) th delay element with the first input of the second OR element, the output of the first OR element is connected to the second clock input of the shift register, the (m + 2) th output of the shift register is connected to the first output the device and the second input of the second OR element, the output of the second OR element is connected to the second output of the device, the first input of the shift register data is connected to the “logical 1” bus, the jth input of the shift register data is connected to the “logical 0” bus, j = 2, ..., m + 2.
RU2016119224A 2016-05-18 2016-05-18 Majoritary module for fault-tolerant systems RU2626347C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016119224A RU2626347C1 (en) 2016-05-18 2016-05-18 Majoritary module for fault-tolerant systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016119224A RU2626347C1 (en) 2016-05-18 2016-05-18 Majoritary module for fault-tolerant systems

Publications (1)

Publication Number Publication Date
RU2626347C1 true RU2626347C1 (en) 2017-07-26

Family

ID=59495804

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016119224A RU2626347C1 (en) 2016-05-18 2016-05-18 Majoritary module for fault-tolerant systems

Country Status (1)

Country Link
RU (1) RU2626347C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2759700C1 (en) * 2020-12-30 2021-11-17 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Reconfigurable majority device
RU2812683C1 (en) * 2023-06-15 2024-01-31 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Majority module

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1096637A1 (en) * 1983-03-30 1984-06-07 Предприятие П/Я А-3500 Polyfunctional logic module
US5382950A (en) * 1990-08-14 1995-01-17 Siemens Aktiengesellschaft Device for implementing an interrupt distribution in a multi-computer system
US20030014683A1 (en) * 2001-03-27 2003-01-16 Deas Alexander Roger Receiver with automatic skew compensation
RU52287U1 (en) * 2005-10-10 2006-03-10 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJORITY ELEMENT "THREE OF FIVE"
RU2294007C1 (en) * 2005-11-03 2007-02-20 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU81016U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJOR ELEMENT
RU81019U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJOR ELEMENT
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2580801C1 (en) * 2015-03-17 2016-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1096637A1 (en) * 1983-03-30 1984-06-07 Предприятие П/Я А-3500 Polyfunctional logic module
US5382950A (en) * 1990-08-14 1995-01-17 Siemens Aktiengesellschaft Device for implementing an interrupt distribution in a multi-computer system
US20030014683A1 (en) * 2001-03-27 2003-01-16 Deas Alexander Roger Receiver with automatic skew compensation
RU52287U1 (en) * 2005-10-10 2006-03-10 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJORITY ELEMENT "THREE OF FIVE"
RU2294007C1 (en) * 2005-11-03 2007-02-20 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Logical transformer
RU81016U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJOR ELEMENT
RU81019U1 (en) * 2008-10-06 2009-02-27 Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" MAJOR ELEMENT
RU2533079C1 (en) * 2013-07-09 2014-11-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module
RU2580801C1 (en) * 2015-03-17 2016-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Majority module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2759700C1 (en) * 2020-12-30 2021-11-17 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Reconfigurable majority device
RU2812683C1 (en) * 2023-06-15 2024-01-31 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Majority module

Similar Documents

Publication Publication Date Title
RU2647639C1 (en) Logic converter
RU2626347C1 (en) Majoritary module for fault-tolerant systems
RU2621281C1 (en) Logic converter
RU2542916C1 (en) Pulse selector
RU2629451C1 (en) Logic converter
RU2703675C1 (en) Logic converter
RU2300137C1 (en) Majority module
RU2621376C1 (en) Logic module
RU2641446C2 (en) Logic calculator
RU2718209C1 (en) Logic module
RU2676888C1 (en) Logical module
RU2628890C1 (en) Device for majoritary selection of signals
RU2757819C1 (en) Majority module
RU2504826C1 (en) Logic computer
RU2294558C1 (en) Logical computing device
RU2758800C1 (en) Threshold module
RU2689815C2 (en) Logic transducer
RU2809477C1 (en) Threshold module for implementing threshold function with single weights of arguments and threshold of three
RU2595958C1 (en) Logical computing machine
RU2809206C1 (en) Threshold module for implementing threshold function with single weights of arguments and threshold of three
RU2778678C1 (en) Logic module
RU2787336C1 (en) Threshold module
Jin et al. An FPGA-based voice signal preprocessor for the real-time cross-correlation
RU2363035C1 (en) Device for comparing binary numbers
RU2757823C1 (en) Binary number comparing apparatus

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180519