RU2396591C1 - Device for majority selection of signals - Google Patents
Device for majority selection of signals Download PDFInfo
- Publication number
- RU2396591C1 RU2396591C1 RU2008146776/09A RU2008146776A RU2396591C1 RU 2396591 C1 RU2396591 C1 RU 2396591C1 RU 2008146776/09 A RU2008146776/09 A RU 2008146776/09A RU 2008146776 A RU2008146776 A RU 2008146776A RU 2396591 C1 RU2396591 C1 RU 2396591C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- elements
- majority
- flip
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Hardware Redundancy (AREA)
Abstract
Description
Предлагаемое изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении высоконадежных резервированных устройств и систем, например резервированных систем для обработки числоимпульсных кодов с возможностью обеспечения синхронной работы всех резервных каналов.The present invention relates to the field of automation and computer technology and can be used to build highly reliable redundant devices and systems, for example, redundant systems for processing the number of pulse codes with the possibility of synchronous operation of all redundant channels.
Известно устройство для мажоритарного выбора сигналов [1], содержащее резервируемые блоки, мажоритарный элемент, в каждом канале реверсивный счетчик, элементы ИЛИ, элементы И, элементы И-НЕ, инверторы, элемент сравнения, элемент задержки.A device for majority selection of signals [1], containing redundant blocks, a majority element, in each channel a reversible counter, OR elements, elements AND, AND elements, inverters, a comparison element, a delay element.
Недостаток этого устройства состоит в сложности реализации и низкой надежности.The disadvantage of this device is the complexity of implementation and low reliability.
Наиболее близким решением к предлагаемому является устройство для мажоритарного выбора сигналов [2], содержащее n каналов, каждый из которых включает m-разрядный реверсивный счетчик, первый и второй элементы И, первый и второй элементы И-НЕ, подключенные своими выходами к первым входам соответственно первого и второго элементов И, выходы которых соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика, первые входы первого и второго элементов И-НЕ соединены с прямым и инверсным выходами (m-1)-го разряда реверсивного счетчика, а вторые входы этих элементов И-НЕ соединены соответственно с инверсным и прямым выходом m-го разряда реверсивного счетчика, соединенного своим выходом с первым входом мажоритарного элемента и соответствующими входами мажоритарного элемента других каналов.The closest solution to the proposed one is a device for majority selection of signals [2], containing n channels, each of which includes an m-bit reverse counter, the first and second AND elements, the first and second AND elements NOT connected by their outputs to the first inputs, respectively the first and second elements And, the outputs of which are connected respectively to the summing and subtracting inputs of the reversible counter, the first inputs of the first and second elements AND are NOT connected to the direct and inverse outputs of the (m-1) th discharge of the reverse counter, and second inputs of these AND-NO elements are connected respectively to inverted and direct access to m-th bit down counter, its output connected to the first input of the majority element and respective inputs of the majority element of other channels.
Недостаток известного решения [2] состоит в том, что входные импульсные последовательности не синхронизированы между собой, поэтому импульс, поступающий с выхода мажоритарного элемента на суммирующий вход реверсивного счетчика, может совпасть с входным импульсом одной из последовательностей, поступающим на вычитающий вход реверсивного счетчика. В результате возможного "противоборства" фронтов может произойти сбой в работе известного устройства (непредусмотренное изменение кодового состояния реверсивного счетчика). Кроме того, если в результате "противоборства" будет потерян импульс с выхода мажоритарного элемента, известное устройство может сформировать лишний выходной импульс, что соответствует сбою известного устройства.A disadvantage of the known solution [2] is that the input pulse sequences are not synchronized with each other, therefore, the pulse coming from the output of the majority element to the summing input of the reversing counter may coincide with the input pulse of one of the sequences arriving at the subtracting input of the reversing counter. As a result of a possible “confrontation” of fronts, a known device may malfunction (an unexpected change in the code state of a reverse counter). In addition, if as a result of the “confrontation” an impulse from the output of the majority element is lost, the known device may generate an extra output pulse, which corresponds to a malfunction of the known device.
Задача изобретения - повышение надежности функционирования за счет исключения сбоев устройства.The objective of the invention is to increase the reliability of operation by eliminating device malfunctions.
Эта задача достигается тем, что в устройство для мажоритарного выбора сигналов, содержащее n каналов, каждый из которых включает m-разрядный реверсивный счетчик, первый и второй элементы И, первый и второй элементы И-НЕ, подключенные своими выходами к первым входам соответственно первого и второго элементов И, выходы которых соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика, первые входы первого и второго элементов И-НЕ соединены с прямым и инверсным выходами (m-1)-го разряда реверсивного счетчика, а вторые входы этих элементов И-НЕ соединены соответственно с инверсным и прямым выходом m-го разряда реверсивного счетчика, соединенного своим выходом с первым входом мажоритарного элемента и соответствующими входами мажоритарного элемента других каналов, в каждый канал дополнительно введены первый D-триггер, генератор и последовательно соединенные второй, третий, четвертый и пятый D-триггеры, при этом второй вход второго элемента И соединен с выходом первого D-триггера, вход D которого подключен к входной шине, а вход С первого D-триггера соединен с прямым выходом генератора и входом С четвертого D-триггера, инверсный выход генератора соединен с входом С третьего и пятого D-триггера, выход которого подключен к входу R второго D-триггера, вход D которого соединен с его высокопотенциальной шиной питания, вход С подключен к выходу мажоритарного элемента, а выход второго D-триггера соединен с выходной шиной канала, выход третьего D-триггера соединен с вторым входом первого элемента И.This task is achieved in that in a device for majority selection of signals containing n channels, each of which includes an m-bit reversible counter, the first and second AND elements, the first and second AND elements NOT connected by their outputs to the first inputs of the first and the second AND elements, the outputs of which are connected respectively to the summing and subtracting inputs of the reversible counter, the first inputs of the first and second elements AND are NOT connected to the direct and inverse outputs of the (m-1) th discharge of the reversible counter, and the second to The odes of these elements AND are NOT connected respectively to the inverse and direct output of the mth discharge of the reversible counter, connected by its output to the first input of the majority element and the corresponding inputs of the majority element of other channels, the first D-trigger, generator, and series connected the second, third, fourth and fifth D-flip-flops, while the second input of the second element And is connected to the output of the first D-flip-flop, the input D of which is connected to the input bus, and the input C of the first D-flip-flop is connected direct generator output and input C of the fourth D-flip-flop, the inverse output of the generator is connected to input C of the third and fifth D-flip-flops, the output of which is connected to the input R of the second D-flip-flop, the input D of which is connected to its high-potential power bus, input C is connected to the output of the majority element, and the output of the second D-trigger is connected to the output bus of the channel, the output of the third D-trigger is connected to the second input of the first element I.
На чертеже приведена блок-схема устройства для мажоритарного выбора сигналов. На этой схеме 1 - мажоритарный элемент, 2 - реверсивный счетчик, 3 и 4 - первый и второй элементы И соответственно, 5 и 6 - первый и второй элементы И-НЕ соответственно, 7 - генератор, 8, 9, 10, 11 и 12 - первый, второй, третий, четвертый и пятый D-триггеры соответственно, 13 - входная шина, 14 - выходная шина, 15 - первый канал, 16 - второй канал, 17 - n-й канал.The drawing shows a block diagram of a device for majority selection of signals. In this diagram, 1 is the majority element, 2 is the reverse counter, 3 and 4 are the first and second AND elements, respectively, 5 and 6 are the first and second AND elements NOT, respectively, 7 is the generator, 8, 9, 10, 11 and 12 - first, second, third, fourth and fifth D-flip-flops, respectively, 13 - input bus, 14 - output bus, 15 - first channel, 16 - second channel, 17 - n-th channel.
Выходы первого 5 и второго 6 элементов И-НЕ подключены к первым входам соответственно первого 3 и второго 4 элементов И, выходы которых соединены соответственно с суммирующим и вычитающим входами реверсивного счетчика 2. Первые входы первого 5 и второго 6 элементов И-НЕ соединены с прямым и инверсным выходами (m-1)-го разряда реверсивного счетчика 2, а вторые входы этих элементов И-НЕ соединены соответственно с инверсным и прямым выходом m-го разряда реверсивного счетчика 2. Выход реверсивного счетчика 2 соединен с первым входом мажоритарного элемента 1 и соответствующими входами мажоритарного элемента других каналов. Последовательно соединены второй 9, третий 10, четвертый 11 и пятый 12 D-триггеры, второй вход второго элемента И 4 соединен с выходом первого D-триггера 8, вход D которого подключен к входной шине 13, а вход С первого D-триггера 8 соединен с прямым выходом генератора 7 и входом С четвертого D-триггера 11, инверсный выход генератора 7 соединен с входом С третьего 10 и пятого 12 D-триггера, выход которого подключен к входу R второго D-триггера 9, вход D которого соединен с его высокопотенциальной шиной питания U, вход С второго D-триггера 9 подключен к выходу мажоритарного элемента 1, а выход второго D-триггера 9 соединен с выходной шиной канала 14, выход третьего D-триггера 10 соединен с вторым входом первого элемента И 3.The outputs of the first 5 and second 6 AND elements are NOT connected to the first inputs of the first 3 and second 4 AND elements, respectively, the outputs of which are connected respectively to the summing and subtracting inputs of the reversible counter 2. The first inputs of the first 5 and second 6 elements AND are NOT connected to the direct and inverse outputs of the (m-1) th digit of the reversible counter 2, and the second inputs of these elements AND are NOT connected respectively to the inverse and direct output of the m-th digit of the reversible counter 2. The output of the reversing counter 2 is connected to the first input of the majority ele ment 1 and the corresponding inputs of the majority element of other channels. The second 9, third 10, fourth 11 and fifth 12 D-flip-flops are connected in series, the second input of the second And 4 element is connected to the output of the first D-flip-flop 8, the input D of which is connected to the input bus 13, and the input C of the first D-flip-flop 8 is connected with the direct output of the generator 7 and the input C of the fourth D-trigger 11, the inverse output of the generator 7 is connected to the input C of the third 10 and fifth 12 of the D-trigger, the output of which is connected to the input R of the second D-trigger 9, the input D of which is connected to its high potential power bus U, input C of the second D-flip-flop 9 is connected to the output of the major one element 1, and the output of the second D-trigger 9 is connected to the output bus of the channel 14, the output of the third D-trigger 10 is connected to the second input of the first element And 3.
Устройство для мажоритарного выбора сигналов работает следующим образом. Входные сигналы X1, X2, ХП поступают на входы 13 (входы D первого D-триггера 8) соответствующих каналов устройства. Для наглядности примем, что n=3 и все реверсивные счетчики находятся в нулевом состоянии, а логической единице соответствует высокий уровень сигнала. В этом случае нулевые уровни с прямых выходов (m-1)-го и m-го разрядов реверсивного счетчика 2 поступают на первый вход первого элемента И-НЕ 5 и второй вход второго элемента И-НЕ 6 соответственно. В результате на их выходах будет высокий уровень, который и поступит на первые входы первого 3 и второго 4 элементов И. Входной импульс, например X1, появляется на выходе D-триггера 8 по переднему фронту импульса с прямого выхода генератора 7 (период следования импульсов ТГ генератора 7 выбирается меньше длительности ТИ входного импульса X1). Импульс с выхода D-триггера 8 поступает на второй вход второго элемента И 4 и формирует на его выходе высокий уровень, который, поступая на вычитающий вход реверсивного счетчика 2, переводит его в состояние "минус единица" (во всех разрядах единицы). В результате высокий уровень с его прямого выхода старшего разряда m поступит на первый вход мажоритарного устройства 1 первого канала 15 и соответствующие входы остальных каналов. Нулевые уровни с инверсных выходов (m-1)-го и m-го разрядов реверсивного счетчика 2 поступят на первый вход первого элемента И-НЕ 5 и второй вход второго элемента И-НЕ 6, в результате чего на их выходах останется высокий уровень. После того как на любой другой вход устройства, например на второй, поступит импульс X2, он также будет воспринят реверсивным счетчиков второго канала 16. В результате высокий уровень с прямого выхода его старшего разряда попадает на вход мажоритарного устройства 1 своего канала и соответствующие входы мажоритарного устройства других каналов. При наличии двух высоких уровней на входах мажоритарного элемента 1 всех каналов на его выходе появится высокий уровень, который поступает на вход С второго D-триггера 9 всех каналов. На входе D этого триггера постоянно присутствует высокий уровень U, в результате чего D-триггер 9 устанавливается в единичное состояние по переднему фронту выходного импульса мажоритарного элемента 1. Выходной сигнал второго D-триггера 9 всех каналов поступает на выходную шину 14 и вход D третьего D-триггера 10. Далее последовательно будут устанавливаться в единичное состояние третий D-триггер 10 по переднему фронту импульса с инверсного выхода генератора 7, четвертый D-триггер 11 по переднему фронту импульса с прямого выхода генератора 7, пятый D-триггер 12 по переднему фронту импульса с инверсного выхода генератора 7. Выходной импульс третьего D-триггера 10 всех каналов поступает на второй вход первого элемента И 3 и формирует на его выходе высокий уровень, который поступает на суммирующий вход реверсивного счетчика 2. В результате состояние всех реверсивных счетчиков увеличится на единицу - реверсивный счетчик 2 первого канала 15 и реверсивный счетчик 2 второго канала 16 будут обнулены, а реверсивный счетчик 2 третьего канала 17 перейдет в состояние "+1" (единица в младшем разряде). Если далее на вход третьего канала 17 поступит импульс Х3, то в соответствии с приведенным описанием этот импульс проходит на вычитающий вход реверсивного счетчика 2 своего канала и переводит реверсивный счетчик 2 третьего канала 17 в нулевое состояние.A device for majority selection of signals works as follows. The input signals X 1 , X 2 , X P go to the inputs 13 (inputs D of the first D-trigger 8) of the respective channels of the device. For clarity, we assume that n = 3 and all reversible counters are in the zero state, and a high signal level corresponds to a logical unit. In this case, the zero levels from the direct outputs of the (m-1) th and m-th digits of the reverse counter 2 are supplied to the first input of the first AND-NOT 5 element and the second input of the second AND-NOT 6 element, respectively. As a result, their outputs will have a high level, which will go to the first inputs of the first 3 and second 4 elements I. An input pulse, for example X 1 , appears at the output of the D-trigger 8 along the leading edge of the pulse from the direct output of the generator 7 (pulse repetition period T G generator 7 is selected less than the duration T And the input pulse X 1 ). The pulse from the output of the D-trigger 8 goes to the second input of the second And 4 element and forms a high level at its output, which, entering the subtracting input of the reverse counter 2, puts it in the “minus one” state (in all bits of the unit). As a result, a high level from its direct output of the senior discharge m will go to the first input of the majority device 1 of the first channel 15 and the corresponding inputs of the remaining channels. Zero levels from the inverse outputs of the (m-1) th and m th digits of the reversible counter 2 will go to the first input of the first AND-NOT 5 element and the second input of the second AND-NOT 6 element, resulting in a high level at their outputs. After the pulse X 2 arrives at any other input of the device, for example, at the second, it will also be picked up by the counters of the second channel 16 as a result. As a result, a high level from the direct output of its highest level goes to the input of the majority device 1 of its channel and the corresponding inputs of the majority devices of other channels. If there are two high levels at the inputs of the majority element 1 of all channels, a high level will appear at its output, which goes to the input From the second D-trigger 9 of all channels. At the input D of this trigger, a high level U is constantly present, as a result of which the D-trigger 9 is set to a single state on the leading edge of the output pulse of the majority element 1. The output signal of the second D-trigger 9 of all channels is fed to the output bus 14 and input D of the third D -trigger 10. Next, the third D-trigger 10 on the leading edge of the pulse from the inverse output of the generator 7, the fourth D-trigger 11 on the leading edge of the pulse from the direct output of the generator 7, the fifth D-t rigger 12 on the leading edge of the pulse from the inverse output of the generator 7. The output pulse of the third D-trigger 10 of all channels is fed to the second input of the first element And 3 and forms a high level at its output, which goes to the summing input of the reverse counter 2. As a result, the state of all the reverse counters will increase by one - the reverse counter 2 of the first channel 15 and the reverse counter 2 of the second channel 16 will be reset, and the reverse counter 2 of the third channel 17 will go into the state "+1" (unit in the lower order). If further on the input of the third channel 17 receives an impulse X 3 , then, in accordance with the above description, this impulse passes to the subtracting input of the reverse counter 2 of its channel and transfers the reverse counter 2 of the third channel 17 to the zero state.
После установки пятого D-триггера 12 в единичное состояние его выходной сигнал устанавливает второй D-триггер 9 в нулевое состояние, после чего происходит последовательная установка в нулевое состояние третьего 10, четвертого 11 и пятого 12 D-триггеров и схема приходит в исходное состояние.After setting the fifth D-flip-flop 12 to a single state, its output signal sets the second D-flip-flop 9 to zero, after which the third 10, fourth 11 and fifth 12 D-flip-flops are sequentially set to zero and the circuit returns to its initial state.
Таким образом, устройство выбирает среднюю по числу импульсов последовательность и все выходные сигналы устройства формируются синхронно.Thus, the device selects an average sequence of pulses and all output signals of the device are generated synchronously.
Оценим устойчивость к сбоям предлагаемого и известного [2] устройства. Как следует из приведенного описания устройства для мажоритарного выбора сигналов, вычитание импульсов реверсивным счетчиком 2 производится по переднему фронту импульса с прямого выхода генератора 7, суммирование импульсов производится по переднему фронту импульса с инверсного выхода генератора 7. Это означает, что совпадение моментов суммирования и вычитания импульсов в предлагаемой схеме невозможно, а значит, невозможно "противоборство" фронтов входного импульса на вычитающем входе и импульса с выхода третьего D-триггера 10 на суммирующем входе реверсивного счетчика 2.We estimate the resistance to failures of the proposed and known [2] device. As follows from the above description of the device for majority selection of signals, the pulses are subtracted by the reverse counter 2 along the leading edge of the pulse from the direct output of the generator 7, the pulses are added along the leading edge of the pulse from the inverse output of the generator 7. This means that the coincidence of the summing and subtracting pulses in the proposed scheme, it is impossible, and therefore impossible, "confrontation" of the fronts of the input pulse at the subtracting input and the pulse from the output of the third D-trigger 10 to the sum yuschem inlet 2 down counter.
В известном [2] устройстве возможно совпадение фронтов входного импульса на вычитающем входе и импульса с выхода мажоритарного элемента на суммирующем входе реверсивного счетчика. Такое совпадение приводит к сбою устройства. Оценим частоту такого события. Пусть период T1 входных импульсов X1 первого канала отличается от периода Т2 входных импульсов Х2 второго канала на величину ΔТ. Число периодов n, по истечении которых входные импульсы совпадут, будет равноIn the known [2] device, it is possible for the edges of the input pulse at the subtracting input to coincide with the pulse from the output of the majority element at the summing input of the reversible counter. This match causes the device to crash. We estimate the frequency of such an event. Let the period T 1 of the input pulses X 1 of the first channel be different from the period T 2 of the input pulses X 2 of the second channel by ΔT. The number of periods n after which the input pulses coincide will be equal to
Время t, по истечении которого будет повторяться совпадение входных импульсов X1 и Х2, можно определить в видеThe time t, after which the coincidence of the input pulses X 1 and X 2 will be repeated, can be determined in the form
Частоту f появления сбоев можно определить в видеThe frequency f of faults can be defined as
Если, например, T1=10 мс, ΔT=10-2 мс, то f=0,1 с-1. Иначе говоря, через каждые 10 секунд возможен сбой устройства, который сопровождается потерей либо прохождением лишнего импульса. В течение некоторого времени число этих сбоев станет недопустимым, и это состояние рассматривается как отказ устройства.If, for example, T 1 = 10 ms, ΔT = 10 -2 ms, then f = 0.1 s -1 . In other words, every 10 seconds a device may malfunction, which is accompanied by the loss or passage of an extra pulse. Over time, the number of these failures will become unacceptable, and this condition is considered as a device failure.
В предлагаемом устройстве для мажоритарного выбора сигналов такие сбои исключены, что повышает надежность функционирования устройства.In the proposed device for a majority choice of signals, such failures are eliminated, which increases the reliability of the device.
Предлагаемая совокупность признаков в рассмотренных авторами решениях не встречалась для решения поставленной задачи и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень". В качестве элементов для реализации устройства можно использовать стандартные элементы: реверсивные счетчики, логические микросхемы, мажоритарные элементы, триггеры, генераторы.The proposed set of features in the solutions considered by the authors was not found to solve the problem and does not follow explicitly from the prior art, which allows us to conclude that the technical solution meets the criteria of "novelty" and "inventive step". As elements for the implementation of the device, you can use standard elements: reversible counters, logic circuits, majority elements, triggers, generators.
ЛитератураLiterature
1. Авторское свидетельство СССР №1215113, кл. G06F 11/18, Устройство для мажоритарного выбора асинхронных сигналов.1. USSR author's certificate No. 1215113, cl. G06F 11/18, Device for the majority selection of asynchronous signals.
2. Патент Российской Федерации № 2110835, кл. G06F 11/18, Н05К 10/00, Устройство для мажоритарного выбора сигналов.2. Patent of the Russian Federation No. 2110835, cl. G06F 11/18, H05K 10/00, Device for majority selection of signals.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2008146776/09A RU2396591C1 (en) | 2008-11-26 | 2008-11-26 | Device for majority selection of signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2008146776/09A RU2396591C1 (en) | 2008-11-26 | 2008-11-26 | Device for majority selection of signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2008146776A RU2008146776A (en) | 2010-06-10 |
| RU2396591C1 true RU2396591C1 (en) | 2010-08-10 |
Family
ID=42681052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2008146776/09A RU2396591C1 (en) | 2008-11-26 | 2008-11-26 | Device for majority selection of signals |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2396591C1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2476923C1 (en) * | 2012-03-14 | 2013-02-27 | Открытое акционерное общество "Концерн "Созвездие" | Apparatus for majority signal selection |
| RU2628890C1 (en) * | 2016-05-18 | 2017-08-22 | Олег Александрович Козелков | Device for majoritary selection of signals |
| RU2759700C1 (en) * | 2020-12-30 | 2021-11-17 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Reconfigurable majority device |
-
2008
- 2008-11-26 RU RU2008146776/09A patent/RU2396591C1/en active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2476923C1 (en) * | 2012-03-14 | 2013-02-27 | Открытое акционерное общество "Концерн "Созвездие" | Apparatus for majority signal selection |
| RU2628890C1 (en) * | 2016-05-18 | 2017-08-22 | Олег Александрович Козелков | Device for majoritary selection of signals |
| RU2759700C1 (en) * | 2020-12-30 | 2021-11-17 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Reconfigurable majority device |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2008146776A (en) | 2010-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2396591C1 (en) | Device for majority selection of signals | |
| US8228763B2 (en) | Method and device for measuring time intervals | |
| RU2460121C1 (en) | Backed-up dual-processor computer system | |
| RU2308801C1 (en) | Pulse counter | |
| RU2419200C1 (en) | Pulse counter | |
| RU2264690C2 (en) | Reserved counter | |
| RU2379829C1 (en) | Backup counter for generating time marks | |
| RU2103815C1 (en) | Redundant counter | |
| RU2738963C1 (en) | Asynchronous input device | |
| RU2342690C1 (en) | Relay regulator | |
| RU2122282C1 (en) | Redundant pulse counter | |
| RU2430464C2 (en) | Scaler with frequency-phase comparator circuit | |
| SU1760631A1 (en) | Ring counter | |
| RU2273951C1 (en) | Reverse pulse counter | |
| RU2379828C1 (en) | Backup counter | |
| RU184013U1 (en) | RING COUNTER | |
| RU2474043C1 (en) | Pulse selector | |
| SU1548787A1 (en) | Device for checking counters | |
| SU1001495A1 (en) | Device for monitoring pulse train | |
| RU2174284C1 (en) | Redundant counter | |
| RU2445690C2 (en) | Correlated metre of time shifts | |
| SU894862A1 (en) | Multiphase signal shaper | |
| RU2042268C1 (en) | Counter of pulses in gray code | |
| SU674007A2 (en) | Generator of uniformly distributed pseudorandom numbers | |
| SU1488805A1 (en) | Modulo two adder with check feature |