RU2419200C1

RU2419200C1 - Pulse counter

Info

Publication number: RU2419200C1
Application number: RU2010109676/08A
Authority: RU
Inventors: Сергей Александрович Власов (RU); Сергей Александрович Власов; Борис Михайлович Власов (RU); Борис Михайлович Власов; Александр Васильевич Краснов (RU); Александр Васильевич Краснов; Нина Владимировна Краснова (RU); Нина Владимировна Краснова; Карина Александровна Новожилова (RU); Карина Александровна Новожилова
Original assignee: Сергей Александрович Власов; Борис Михайлович Власов; Александр Васильевич Краснов; Нина Владимировна Краснова; Карина Александровна Новожилова
Priority date: 2010-03-15
Filing date: 2010-03-15
Publication date: 2011-05-20

Abstract

FIELD: physics.

SUBSTANCE: pulse counter has in each bit one RS flip flop, nine AND elements, four OR elements, four digital inverters, an input of the counted pulses, a data input, six control inputs for performing elementary operations.

EFFECT: high speed of operation by cutting the maximum propagation time of the carry signal and increase in the number of elementary operations performed with minimum expenses on equipment.

1 dwg

Description

Изобретение относится к области цифровой вычислительной техники и автоматики. Известны счетчики импульсов, построенные на основе триггеров со счетным входом (см. И.Н.Букреев, Б.М.Мансуров и В.И.Горячев. Микроэлектронные схемы цифровых устройств. 1973, Сов. радио, стр.136-146, Л1). Основным недостатком счетчиков, выполненных на основе триггеров со счетным входом, является наличие в составе оборудования счетного триггера (СТ), специальных элементов временной задержки счетных импульсов, что снижает быстродействие его работы, усложняет технологию изготовления и повышает требование к параметрам счетных импульсов (крутизна фронта, длительность и другие параметры). Известен также счетчик, выполненный на основе только трех логических элементов (ЛЭ) И, ИЛИ, НЕ, который устраняет недостатки приведенного выше устройства (см. Л1. Стр. 143, рис. 5.7). В каждом разряде счетчик содержит два RS-триггера (основной и вспомогательный) и ЛЭ И, НЕ. Недостатком этого счетчика является наличие двух RS-триггеров в разряде и выполнение только одной элементарной операции счета импульсов. Наиболее близким, принятым за прототип, является счетчик импульсов (далее - объект), выполненный по патенту RU 2284654 С2, каждый разряд которого построен на основе одного RS-триггера, семи элементов И, четырех элементов ИЛИ, пяти элементов НЕ, семи входов управления, информационного входа и выполняет восемь элементарных операций (ЭО); счет, вычитание импульсов, инвертирования кода, прием кода в RS-триггер, сдвиг кода влево и вправо, логическое сложение и логическое умножение кодов, хранящихся в RS-триггерах объекта и поступающих по информационным входам. Однако прототип не выполняет ЭО сложение по модулю два (сравнение) и имеет временную задержку сигнала в цепи сквозного переноса, равную 2τn (τ - временная задержка сигнала на одном элементе И (ИЛИ), n - число разрядов объекта), что следует считать недостатком прототипа.The invention relates to the field of digital computing and automation. Known pulse counters built on the basis of triggers with a counting input (see I.N.Bukreev, B.M. Mansurov and V.I. Goryachev. Microelectronic circuits of digital devices. 1973, Sov. Radio, pp. 136-146, L1 ) The main disadvantage of counters made on the basis of triggers with a counting input is the presence of counting trigger (ST), special elements of the time delay of the counting pulses in the equipment, which reduces the speed of its operation, complicates the manufacturing technology and increases the requirement for the parameters of the counting pulses (front slope, duration and other parameters). A counter is also known, made on the basis of only three logical elements (LE) AND, OR, NOT, which eliminates the disadvantages of the above device (see L1. Page 143, Fig. 5.7). In each category, the counter contains two RS-flip-flops (main and auxiliary) and LE AND, NOT. The disadvantage of this counter is the presence of two RS-triggers in the discharge and the execution of only one elementary operation of pulse counting. The closest adopted for the prototype is a pulse counter (hereinafter referred to as the object), made according to patent RU 2284654 C2, each bit of which is built on the basis of one RS-trigger, seven elements AND, four elements OR, five elements NOT, seven control inputs, information input and performs eight elementary operations (EA); counting, subtracting pulses, inverting the code, receiving the code in the RS-trigger, shifting the code left and right, logical addition and logical multiplication of the codes stored in the RS-triggers of the object and received through the information inputs. However, the prototype does not perform EO addition modulo two (comparison) and has a time delay of the signal in the pass-through circuit equal to 2τn (τ is the time delay of the signal on one element AND (OR), n is the number of bits of the object), which should be considered a disadvantage of the prototype .

Предлагаемый объект устраняет отмеченные недостатки. Целью изобретения является повышение быстродействия за счет сокращения максимального времени распространения сигнала переноса и расширение перечня выполняемых ЭО при минимальных затратах оборудования. Для достижения поставленной цели предложен объект, выполненный на логических элементах И, ИЛИ, НЕ и RS-триггерах, отличающийся тем, что содержит в каждом двоичном разряде девять элементов И, четыре элемента ИЛИ, четыре элемента НЕ, один RS-триггер, информационный вход, шесть входов управления и вход счетных импульсов, при этом информационный вход соединен с первым входом первого элемента И, второй вход которого соединен с первым входом управления приемом кода, поступающего по информационному входу, выход первого элемента И через первый и второй элементы ИЛИ соединен с первыми входами шестого и седьмого элементов И, т.е. со счетным входом RS-триггера, вторые входы упомянутых элементов И подключены к входу и выходу второго элемента НЕ, вход которого также соединен с выходом восьмого элемента И, выходы шестого и седьмого элементов И через третий и четвертый элементы НЕ подключены к нулевому и единичному входам RS-триггера, выход шестого элемента И подключен к первому входу четвертого элемента ИЛИ, второй вход этого элемента соединен с единичным выходом RS-триггера, а его выход связан с первым входом восьмого элемента И, второй вход упомянутого элемента И подключен к выходу четвертого элемента НЕ, выход восьмого элемента И соединен с первыми входами девятого и второго элементов И i-го разряда и с входом второго элемента И i+1-го разряда, выход второго элемента НЕ соединен с первым входом третьих элементов И i-го и i+1-го разрядов, выходы второго и третьего элементов И через третий элемент ИЛИ соединены с входом первого элемента НЕ, выход которого соединен с первыми входами четвертых и пятых элементов И i-го и i-1-го разрядов соответственно, вторые входы пятых элементов И всех разрядов связаны с третьим входом управления сдвигом кода триггеров вправо на один разряд за каждый временной такт, вторые входы четвертых элементов И всех разрядов связаны с четвертым входом управления сдвигом кода триггеров влево на один разряд за каждый временной такт, выходы четвертого и пятого элементов И соединены с входами второго элемента ИЛИ; второй вход первого элемента ИЛИ подключен к второму входу управления инвертированием RS-триггера, вход счетных импульсов в первом разряде счетчика подключен к второму входу девятого элемента И и к третьему входу первого элемента ИЛИ, в третьем и четвертом разрядах вход счетных импульсов соединен со вторыми входами девятых элементов И, выход девятого элемента И первого разряда соединен со вторым входом девятого элемента И и третьим входом первого ИЛИ второго разряда, выход девятого элемента И второго разряда соединен с третьим входом первого элемента ИЛИ третьего разряда, третий вход девятого элемента И третьего разряда соединен с третьим входом девятого элемента И четвертого разряда и с выходом второго элемента И второго разряда, выход девятого элемента И третьего разряда соединен с третьим входом первого элемента ИЛИ четвертого разряда, первые входы девятых элементов И второго и третьего разрядов соединены с выходами восьмых элементов И соответственно, первый вход девятого элемента И четвертого разряда подключен к выходу второго элемента И этого же разряда, выход девятого элемента И четвертого разряда является входом счетных импульсов в старшую группу из четырех разрядов и соединен с вторыми входами девятых элементов И пятого, седьмого и восьмого разрядов и с третьим входом первого элемента ИЛИ пятого разряда соответственно, пятый вход управления выполнением операции логического умножения подключен к третьим входам четвертых элементов ИЛИ всех разрядов, шестой вход управления выполнением операции логического сложения подключен к третьим входам восьмых элементов И всех разрядов. Предлагаемый объект обеспечивает сокращение суммарного времени задержки сигнала переноса во всех разрядах с 2nτ у прототипа до nτ/4, т.е. в восемь раза меньше. Это достигается за счет нового построения цепи формирования переноса. В предложенном объекте вход счетных импульсов подключен к третьему входу первого элемента ИЛИ первого разряда группы и к вторым входам девятых элементов И первого, третьего и четвертого разрядов; третьи входы упомянутых элементов И третьего и четвертого разрядов связаны с выходом второго элемента И второго разряда, третий вход девятого элемента И четвертого разряда подключен к выходу второго И этого же разряда, первые входы девятых элементов И первого-третьего разрядов соединены с выходами восьмых элементов И соответственно. При этом оборудование цепи сквозного переноса группы из четырех разрядов увеличивается только на два входа, а время задержки сигнала в упомянутых разрядах сократится в 8 раз (2nτ - для прототипа; nτ/4 - для объекта). Объект позволяет выполнить дополнительно пять ЭО: сложение по модулю два, параллельный прием прямого и обратного кода с информационных входов, прием кода единиц в триггеры всех разрядов, установку в нуль триггеров всех разрядов.The proposed facility eliminates the noted drawbacks. The aim of the invention is to improve performance by reducing the maximum propagation time of the transfer signal and expanding the list of performed EO with minimal equipment costs. To achieve this goal, an object is proposed that is executed on logical elements AND, OR, NOT and RS-triggers, characterized in that it contains nine AND elements, four OR elements, four NOT elements, one RS-trigger, an information input, six control inputs and the input of the counting pulses, while the information input is connected to the first input of the first element And, the second input of which is connected to the first input of the reception control of the code coming from the information input, the output of the first element And through the first and second oh OR elements connected to the first inputs of the sixth and seventh AND gates, i.e. with a counting input of the RS-flip-flop, the second inputs of the AND elements are connected to the input and output of the second element NOT, the input of which is also connected to the output of the eighth element AND, the outputs of the sixth and seventh elements AND through the third and fourth elements are NOT connected to the zero and single RS inputs -trigger, the output of the sixth AND element is connected to the first input of the fourth OR element, the second input of this element is connected to the single output of the RS trigger, and its output is connected to the first input of the eighth AND element, the second input of the mentioned AND element is connected the output of the fourth element is NOT, the output of the eighth element AND is connected to the first inputs of the ninth and second elements AND of the i-th category and to the input of the second element And i + of the 1st category, the output of the second element is NOT connected to the first input of the third elements And i- of the first and i + 1st digits, the outputs of the second and third AND elements through the third OR element are connected to the input of the first NOT element, the output of which is connected to the first inputs of the fourth and fifth AND elements of the i-th and i-1st digits, respectively, the second the inputs of the fifth elements And all digits are connected with the third input the control house for shifting the trigger code to the right by one bit for each time cycle, the second inputs of the fourth elements AND of all bits are connected to the fourth input of the control of the code of triggers to the left by one bit for each time cycle, the outputs of the fourth and fifth elements AND are connected to the inputs of the second element OR ; the second input of the first OR element is connected to the second input of the RS-flip inverting control, the input of the counting pulses in the first bit of the counter is connected to the second input of the ninth AND element and to the third input of the first OR element, in the third and fourth bits the input of counting pulses is connected to the second inputs of the ninth elements And, the output of the ninth element And the first discharge is connected to the second input of the ninth element And and the third input of the first OR second discharge, the output of the ninth element And the second discharge is connected to the third input ne of the first OR element of the third category, the third input of the ninth element And the third category is connected to the third input of the ninth element And the fourth category and the output of the second element And the second category, the output of the ninth element And the third category is connected to the third input of the first OR element of the fourth category, the first inputs of the ninth elements And the second and third digits are connected to the outputs of the eighth elements And, accordingly, the first input of the ninth element And the fourth category is connected to the output of the second element And the same category, the output d of the fourth element AND of the fourth category is the input of the counting pulses to the oldest group of four bits and is connected to the second inputs of the ninth elements of the fifth, seventh and eighth bits and with the third input of the first element OR of the fifth category, respectively, the fifth input of the logical multiplication operation control is connected to the third the inputs of the fourth elements OR of all digits, the sixth input of the logical addition operation control is connected to the third inputs of the eighth elements AND of all digits. The proposed object reduces the total delay time of the transfer signal in all bits from 2nτ in the prototype to nτ / 4, i.e. eight times less. This is achieved through a new construction of the transfer formation chain. In the proposed object, the input of the counting pulses is connected to the third input of the first element OR of the first discharge of the group and to the second inputs of the ninth elements of the first, third and fourth digits; the third inputs of the mentioned elements of the third and fourth categories are connected to the output of the second element of the second category, the third input of the ninth element of the fourth category is connected to the output of the second of the same category, the first inputs of the ninth elements of the first and third categories are connected to the outputs of the eighth elements of And, respectively . In this case, the equipment of the end-to-end transfer circuit of a group of four digits increases only by two inputs, and the signal delay time in the mentioned digits is reduced by 8 times (2nτ - for the prototype; nτ / 4 - for the object). The object allows you to perform an additional five EOs: modulo two addition, parallel reception of the forward and reverse codes from the information inputs, reception of the unit code in the triggers of all digits, and setting the triggers of all digits to zero.

Для пояснения работы предлагаемого объекта на чертеже приведена функциональная схема его четырех двоичных разрядов. На схеме приняты следующие обозначения: элементы И 1-9, элементы ИЛИ 10-13, элементы НЕ 14-17, RS-триггер (Tr) 18, первый вход управления (ВУ) приемом кода с информационного входа (ИВ) 19, второй ВУ инвертированием Tr 18-20, третий ВУ сдвигом кода вправо 21, четвертый ВУ сдвигом кода влево 22, пятый ВУ выполнением операции логического умножения 23, шестой ВУ выполнением операции логического сложения 24, вход счетных импульсов (ВСИ) 25, информационный вход 26, потенциалы управления инвертированием старшего разряда при сдвиге кода влево 27, 28, потенциал управления инвертированием младшего разряда при сдвиге кода вправо 29.To explain the operation of the proposed object, the drawing shows a functional diagram of its four binary digits. The following notation is used in the diagram: elements AND 1-9, elements OR 10-13, elements NOT 14-17, RS-trigger (Tr) 18, the first control input (WU) by receiving a code from the information input (IW) 19, the second WU by inverting Tr 18-20, the third slave by shifting the code to the right 21, the fourth slave by shifting the code to the left 22, the fifth slave by performing the logical multiplication operation 23, the sixth slave by performing the logical addition operation 24, the input of the counting pulses (VSI) 25, the information input 26, control potentials by inverting the high order when shifting the code to the left 27, 28, the control potential by pressing the low order when shifting the code to the right 29.

Предложенный объект осуществляется следующим образом. В каждом разряде объекта первые входы И 1 подключены к ИВ 26, вторые входы которого связаны с ВУ 19, выход И 1 через ИЛИ 10, 12 соединен с входами И 6, 7. Вход управления инвертированием RS-триггера 20 соединен со вторым входом ИЛИ 10, третий вход ИЛИ 10 первого разряда подключен к ВСИ 25 и к входам И 9 первого, третьего и четвертого разрядов группы из четырех двоичных разрядов. Вторые входы И 6, 7 соединены с входом и выходом НЕ 15. Выходы упомянутых элементов И через НЕ 16, 17 соединены с нулевым и единичным входом Tr 18. Выход И 6 связан с входом ИЛИ 13, второй его вход соединен с единичным выходом триггера 18, третий вход подключен к ВУ 23. Выход ИЛИ 13 соединен с первым входом И 8, второй и третий входы которого соединены с выходом НЕ 17 и ВУ 24 соответственно. Выход И 8 первого-третьего разрядов группы подключены к первым входам И 9, И 2 i-го разряда и к входам И 2 старших разрядов соответственно. Выходы И 8 первого-четвертого разрядов также соединены с вторыми входами И 6 и входами НЕ 15. Выход И 2 через ИЛИ 11, НЕ 14 соединен с первым входом И 4, второй вход которого связан с ВУ 22. Выход НЕ 14 также соединен с И 5 младшего разряда, второй вход которого соединен с ВУ 21. Выходы И 4, 5 подключены к входам ИЛИ 12. Выход И 2 второго разряда соединен с третьими входами И 9 третьего и четвертого разрядов. Выход И 2 четвертого разряда соединен с первым входом И 9 четвертого разряда группы. Выход И 9 упомянутого разряда является входом счетных импульсов для старшей группы из четырех разрядов. Для выполнения операции циклического сдвига кода вправо и влево выход 29 младшего разряда соединяется с первым входом И 5 самого старшего разряда, выходы 27 и 28 самого старшего разряда объекта соединяются с первым входами И 2, 3 первого разряда. Входы управления 23 и 24 подключены к третьим входам ИЛИ 13 и И 8 соответственно.The proposed object is as follows. In each discharge of the object, the first inputs of And 1 are connected to the ИВ 26, the second inputs of which are connected to ВУ 19, the output And 1 through OR 10, 12 is connected to the inputs And 6, 7. The invert control input of the RS-trigger 20 is connected to the second input OR 10 , the third input OR 10 of the first category is connected to ALL 25 and to the inputs AND 9 of the first, third and fourth bits of a group of four binary bits. The second inputs And 6, 7 are connected to the input and output of NOT 15. The outputs of the mentioned elements And through NOT 16, 17 are connected to the zero and single input Tr 18. The output And 6 is connected to the input OR 13, its second input is connected to the single output of the trigger 18 , the third input is connected to VU 23. The OR output 13 is connected to the first input AND 8, the second and third inputs of which are connected to the output NOT 17 and VU 24, respectively. The output And 8 of the first or third digits of the group are connected to the first inputs of And 9, And 2 of the i-th category and to the inputs And 2 of the upper digits, respectively. The outputs AND 8 of the first and fourth digits are also connected to the second inputs AND 6 and the inputs NOT 15. The output AND 2 through OR 11, NOT 14 is connected to the first input AND 4, the second input of which is connected to VU 22. The output NOT 14 is also connected to AND 5 low order, the second input of which is connected to VU 21. Outputs And 4, 5 are connected to the inputs OR 12. Output And 2 of the second category is connected to the third inputs And 9 of the third and fourth categories. The output And 2 of the fourth category is connected to the first input And 9 of the fourth category of the group. The output And 9 of the mentioned discharge is the input of the counting pulses for the senior group of four digits. To perform the operation of cyclic shift of the code to the right and left, the output 29 of the least significant bit is connected to the first input AND 5 of the most senior bit, the outputs 27 and 28 of the highest bit of the object are connected to the first inputs And 2, 3 of the first bit. The control inputs 23 and 24 are connected to the third inputs OR 13 and AND 8, respectively.

Рассмотрим работу объекта при выполнении всего перечня выполняемых операций. В исходном положении (в статике) триггеры объекта установлены в «нуль». На ВУ 19-23, на ИВ 26 и на выходах НЕ 14 отсутствуют высокие потенциалы. На выходах элементов НЕ 15-17 и на ВУ 24 присутствуют высокие (разрешающие) потенциалы.Consider the operation of the object when performing the entire list of operations. In the initial position (in static), the triggers of the object are set to "zero". There are no high potentials at VU 19-23, at the IV 26 and at the outputs of HE 14. At the outputs of the elements NOT 15-17 and at VU 24 there are high (resolving) potentials.

1. Операция счета импульсов. Операция счета каждого импульса выполняется за два временных такта ВТ 1 и ВТ 2. По ВТ1 на вход 25 поступает первый счетный импульс (СИ). Счетный импульс в первом разряде по цепи вход 25, ИЛИ 10, 12, поступает на входы И 6, 7. Т.к. на первом входе И 7 присутствует высокий потенциал, поступающий с выхода НЕ 15, то СИ через И 7, НЕ 17 поступает на единичный вход Tr 18, устанавливает его в единицу и запрещает работу И 8 на время, равное длительности СИ. После окончания действия СИ высокие потенциалы с единичного выхода Тr 18 и НЕ 17 выработают высокий потенциал на выходе И 8, который поступит на входы И 6, НЕ 15 первого разряда и разрешит следующему СИ поступить на нулевой вход Tr 18 и установить его в «нуль». При этом высокий потенциал с И 8 поступает на вход И 9 первого разряда. (Заметим, что во время СИ, если в триггерах всех разрядов объекта хранится код единицы, может распространяться потенциал сигнала переноса (ПСП) из четвертого разряда до последнего разряда счетчика. Это время в предлагаемом объекте равно nτ/4. В прототипе задержка ПСП равна 2nτ, т.е. в восемь раз больше.) Второй СИ по цепи вход 25, ИЛИ 10, 12, И 6, НЕ 16 поступит на нулевой вход Тr 18 первого разряда и установит его в нуль. Импульс с выхода И 6 через ИЛИ 13 будет «поддерживать» высокий потенциал с выходом И 8 до прекращения СИ. Одновременно импульс с выхода И 9 первого разряда по цепи ИЛИ 10, 12, И 7, НЕ 17 поступит на единичный вход Tr 18 второго разряда, установит его в единицу и будет запрещать работу И 8 этого разряда на время длительности СИ. Третий СИ установит Tr 18 первого разряда в единицу. По истечении времени, равного длительности паузы между СИ, на вход И 9 первого разряда поступит четвертый СИ. Теперь на входах и выходах И 9 первого и второго разрядов будут присутствовать высокие потенциалы, которые обеспечат условия установки в единицу Тr 18 третьего разряда, а Tr 18 первого и второго разрядов в нуль. При этом условия распространения потенциала переноса не будут меняться, т.к. импульсы с выходов И 8 первого и второго разрядов через ИЛИ 13 будут «поддерживать» условия выработки переноса в этих разрядах. После седьмого СИ Tr 18 первого-третьего разрядов будут установлены в единицу. С выхода И 2 второго разряда на третий вход И 9 третьего и четвертого разряда будет поступать высокий потенциал. Восьмой СИ установит Tr 18 первого-третьего разрядов в нуль, а Tr 18 четвертого разряда - в единицу. После пятнадцатого СИ все Tr 18 первого-четвертого разрядов будут хранить код единицы. С выходов И 2 второго и четвертого разрядов на первый и третий входы И 9 поступят высокие потенциалы. Шестнадцатый СИ установит Tr 18 первого-четвертого разрядов в нуль. С выхода И 9 четвертого разряда будет вырабатываться сигнал переноса, т.е. сигнал счетного импульса в старшую группу из четырех разрядов. Отметим, что рассмотренная операция (базовая операция) осуществляется только на основе одного RS-триггера в каждом разряде, а временная задержка сигнала переноса четырех разрядов определяется одним элементом И 9 четвертого разряда. Это обеспечивает повышение быстродействия работы объекта при минимальных затратах оборудования для построения цепи сквозного переноса.1. The operation of counting pulses. The operation of counting each pulse is performed in two time cycles VT 1 and VT 2. On VT1, input 25 receives the first counting pulse (SI). The counting pulse in the first category of the circuit input 25, OR 10, 12, is fed to the inputs And 6, 7. Since at the first input of AND 7 there is a high potential coming from the output of NOT 15, then SI through AND 7, NOT 17 goes to a single input Tr 18, sets it to unity and prohibits the operation of And 8 for a time equal to the duration of the SI. After the end of the SI operation, high potentials from a single output Tr 18 and NOT 17 will generate a high potential at the output And 8, which will go to the inputs And 6, NOT 15 of the first category and allow the next SI to go to the zero input Tr 18 and set it to "zero" . At the same time, a high potential with AND 8 is supplied to the input And 9 of the first category. (Note that during SI, if the unit code is stored in the triggers of all bits of the object, the potential of the transfer signal (PSP) from the fourth bit to the last counter bit can propagate. This time in the proposed object is equal to nτ / 4. In the prototype, the delay of the PSP is 2nτ , i.e., eight times more.) The second SI in the circuit, input 25, OR 10, 12, AND 6, NOT 16 will go to the zero input Tr 18 of the first discharge and set it to zero. The pulse from the output of AND 6 through OR 13 will "maintain" a high potential with the output of AND 8 until the termination of SI. At the same time, the pulse from the output AND 9 of the first discharge through the circuit OR 10, 12, AND 7, NOT 17 will go to a single input Tr 18 of the second discharge, set it to unity and will prohibit the operation AND 8 of this discharge for the duration of the SI. The third SI will set Tr 18 of the first discharge to one. After a time equal to the length of the pause between the SIs, the fourth SI will enter the input AND 9 of the first category. Now at the inputs and outputs And 9 of the first and second digits there will be high potentials that will ensure the installation conditions in the unit Tr 18 of the third category, and Tr 18 of the first and second digits to zero. In this case, the propagation conditions of the transfer potential will not change, because pulses from the outputs of And 8 of the first and second bits through OR 13 will "support" the conditions for the development of transfer in these bits. After the seventh SI, Tr 18 of the first to third digits will be set to unity. From the output And 2 of the second category to the third input And 9 of the third and fourth category will receive a high potential. The eighth SI will set Tr 18 of the first to third digits to zero, and Tr 18 of the fourth digit to one. After the fifteenth SI, all Tr 18 of the first to fourth digits will store the unit code. From the outputs And 2 of the second and fourth digits to the first and third inputs And 9 will receive high potentials. The sixteenth SI will set Tr 18 of the first to fourth digits to zero. From the output And 9 of the fourth category, a transfer signal will be generated, i.e. counting pulse signal to the highest group of four digits. Note that the considered operation (basic operation) is carried out only on the basis of one RS-trigger in each category, and the time delay of the transfer signal of four categories is determined by one element And 9 of the fourth category. This provides an increase in the operating speed of the facility with minimal equipment costs to build a through transfer circuit.

2. ЭО инвертирования кода. Положим, в двух разрядах счетчика хранится код «10». Исполнительный импульс операции инвертирования подается на ВУ 20 и по цепи ИЛИ 10, 12 поступит на входы И 6, 7. В первом разряде Tr 18 хранит код нуля, т.е. на первом входе И 7 будет высокий потенциал. Исполнительный импульс по цепи ВУ 20, ИЛИ 10, 12, И 7, НЕ 17 поступит на единичный вход Tr 18 вход и установит его в единицу. Во втором разряде в Tr 18 хранится код единицы, т.е. на выходе И 8 будет высокий потенциал, разрешающий прохождение импульса с ВУ 20 по цепи ИЛИ 10, 12, И 6, НЕ 16 на нулевой вход Tr 18 и установку его в нуль. Таким образом, в триггерах первого и второго разрядов будет храниться код «01», т.е. инверсный код. Для выполнения этой операции требуется увеличить оборудование каждого разряда только на один вход элемента ИЛИ 10.2. EO code inversion. Suppose that the code “10” is stored in two bits of the counter. The executive pulse of the invert operation is supplied to the VU 20 and, through the OR 10, 12 circuit, will go to the inputs And 6, 7. In the first bit Tr 18 stores the zero code, i.e. at the first entrance And 7 will be high potential. The Executive pulse on the circuit WU 20, OR 10, 12, AND 7, NOT 17 will go to a single input Tr 18 input and set it to unity. The second digit in Tr 18 is the unit code, i.e. At the output of And 8 there will be a high potential, allowing the passage of a pulse from VU 20 along the OR 10, 12, AND 6, NOT 16 circuit to the zero input Tr 18 and setting it to zero. Thus, the code “01” will be stored in the triggers of the first and second digits, i.e. inverse code. To perform this operation, it is required to increase the equipment of each category by only one input of the OR 10 element.

3. Операция вычитание импульсов. Операция выполняется аналогично операции сложения. Отличие состоит в том, что до начала и после ее выполнения необходимо выполнить операцию инвертирования кодов, хранящихся в Tr 18. Операция не требует дополнительного оборудования.3. The operation of the subtraction of pulses. The operation is performed similarly to the addition operation. The difference is that before and after it is completed, it is necessary to perform the operation of inverting the codes stored in Tr 18. The operation does not require additional equipment.

4. ЭО сдвига кода влево (в сторону старших разрядов). Сдвиг кода на один разряд влево выполняется за два временных такта. Тактами являются импульс сдвига и пауза между импульсами. Максимальное время выполнения операции 2nτ. Полагаем, что Ти=Тп. Допустим, в исходном положении второй разряд счетчика хранит код единицы. Во всех остальных разрядах Tr 18 хранят код нуля. Во втором разряде на входах И 2, 3 нет совпадения высоких потенциалов, т.е.

. С выхода НЕ 14 на вход И 4 поступает высокий потенциал. Признаком выполнения операции сдвига кодов влево является исполнительный импульс, поступивший на ВУ 22. В втором разряде, в котором хранится код единицы, потенциал с И 8 поступает на вход И 6. Исполнительный импульс сдвига, поступивший по ВУ 22 и далее по цепи элементов И 4, ИЛИ 12 И 6, НЕ 16, поступает на нулевой вход триггера 18 и устанавливает его в нуль. Одновременно этот же импульс по цепи И 6 ИЛИ 13 будет "поддерживать" высокий потенциал на первом входе И 8. В третьем разряде также нет совпадения высоких потенциалов на входах И 2, 3. На выходе НЕ 14 - высокий потенциал. Исполнительный импульс проходит на единичный вход Tr 18 и устанавливает его в единицу. Таким образом, код единицы будет сдвинут на один разряд влево. Операция будет выполняться до тех пор, пока на ВУ 22 будут поступать импульсы сдвига. При этом, если выход И 8 самого старшего разряда будет соединен с входом ИЗ самого младшего разряда, то будет выполняться циклический сдвиг кода. Это позволяет использовать объект как распределитель n-канальных импульсов.4. EO shift code to the left (towards the higher bits). Shifting the code one bit to the left is performed in two time steps. Beats are the shift pulse and the pause between pulses. The maximum operation time is 2nτ. We assume that Ti = Tn. Suppose, in the initial position, the second digit of the counter stores the unit code. In all other bits of Tr 18, a zero code is stored. In the second category at the inputs And 2, 3 there is no coincidence of high potentials, i.e.

. From the output NOT 14 to the input AND 4 receives a high potential. A sign of the operation of shifting the codes to the left is the actuating pulse received at the VU 22. In the second discharge, which stores the unit code, the potential with And 8 is fed to the input And 6. The actuating pulse will be shifted through the VU 22 and then through the circuit of elements And 4 , OR 12 AND 6, NOT 16, enters the zero input of trigger 18 and sets it to zero. At the same time, the same impulse along the And 6 OR 13 circuit will “maintain” a high potential at the first And 8 input. There is also no coincidence of the high potentials at And 2, 3 inputs at the third bit. At the output NOT 14 is a high potential. The Executive pulse passes to a single input Tr 18 and sets it to unity. Thus, the unit code will be shifted one bit to the left. The operation will be performed until shear pulses arrive at the VU 22. Moreover, if the output AND 8 of the most significant bit is connected to the input FROM the least significant bit, a cyclic code shift will be performed. This allows you to use the object as a distributor of n-channel pulses.

5. Эо сдвига кода вправо. Операция выполняется аналогично выполнению операции сдвига влево. Отличие состоит в том, что исполнительный импульс (ИИ) поступает на ВУ 21. Если коды i-го и i-i-го разрядов не равны друг другу, то Tr 18 младшего разряда инвертируются.5. Eo shift code to the right. The operation is performed similarly to the left shift operation. The difference is that the executive pulse (AI) is supplied to the VU 21. If the codes of the i-th and i-i-th digits are not equal to each other, then Tr 18 of the least significant bit is inverted.

6. ЭО логического сложения. Выполняется за два временных такта. Для выполнения этой операции с ВУ 24 снимается высокий потенциал, а на ВУ 19 поступает ИИ, разрешающий прием кода с информационного входа 26. На выходе НЕ 15 появляется высокой потенциал, разрешающий прохождение импульса на единичный вход Tr 18. Если по информационному входу 26 на И 1 поступил потенциал, соответствующий единице второго слагаемого i-того разряда, то ИИ по цепи элементов И 1, ИЛИ 10, 12, И 7, НЕ 17 поступит на единичный вход Tr 18 и установит его в единицу. Если на ВУ 26 отсутствует высокий потенциал, то Tr 18 не изменит свое состояние. На этом операция логического сложения завершается. Второй временной такт используется для подготовки объекта к выполнению последующей операции. Для выполнения операции требуется дополнительно только один вход И 8.6. EO logical addition. It is performed in two time steps. To perform this operation, high potential is removed from VU 24, and AI is received at VU 19, which allows the code to be received from information input 26. At the output of HE 15, a high potential appears that allows the passage of a pulse to a single input Tr 18. If the information input 26 is AND 1 received the potential corresponding to the unit of the second term of the i-th category, then AI along the chain of elements AND 1, OR 10, 12, AND 7, NOT 17 will go to the unit input Tr 18 and set it to unity. If at WU 26 there is no high potential, then Tr 18 will not change its state. This completes the logical addition operation. The second time step is used to prepare the object for the subsequent operation. To perform the operation, only one AND 8 input is required.

7. ЭО логического умножения. Выполняется за два временных такта. На время выполнения операции на ВУ 23 подается высокий потенциал, разрешающий прохождение ИИ на нулевой вход Tr 18. На ВУ 19 поступает высокий потенциал разрешения приема с ИВ 26. Для выполнения этой операции на ИВ 26 поступает инверсное значение кода i-го разряда. При наличии высокого потенциала на ИВ 26, соответствующего нулю второго сомножителя i-го разряда, высокий потенциал по цепи ВУ 26, И 1, ИЛИ 10, 12, И 6, НЕ 16 поступает на нулевой вход Tr 18 и устанавливает его в нуль. На этом операция логического умножения завершается. Второй временной такт отводится для подготовки объекта к выполнению последующей операции.7. EO logical multiplication. It is performed in two time steps. For the duration of the operation, a high potential is applied to the VU 23, allowing the AI to pass to the zero input Tr 18. The VU 19 receives a high reception resolution potential from the IV 26. To perform this operation, the inverse value of the i-th code code is received on the IV 26. If there is a high potential on ИВ 26, corresponding to zero of the second factor of the i-th category, a high potential along the VU 26, И 1, OR 10, 12, AND 6, NOT 16 circuit is supplied to the zero input Tr 18 and sets it to zero. This completes the operation of logical multiplication. The second time step is allotted to prepare the object for the subsequent operation.

8. ЭО приема кода. Устройство позволяет выполнить три модификации приема кода: прием прямого кода с информационного входа с предварительной установкой Tr 18 в нуль; прием кода единиц во все разряды одновременно и прием инверсного кода с информационного входа с предварительной установкой всех триггеров в единицу. Первая модификация приема кода выполняется при поступлении на ИВ 26 высокого потенциала, соответствующего коду единицы. При этом сигнал проходит по цепи элементов И 1, ИЛИ 10, 12, И 7, НЕ 7, поступает на единичный вход Tr 18 и устанавливает его в единицу. Прием всех единиц в триггеры 18 (вторая модификация) выполняется за счет снятия высокого потенциала с ВУ 24 и поступления исполнительного импульса на ВУ 20. Третья модификация приема кода в триггеры с информационных входов выполняется за четыре временных такта. По первому такту все Tr 18 устанавливаются в единицу, второй такт используется для подготовки объекта к выполнению последующих операций, по третьему такту выполняют прием кода с информационного входа по счетному входу Tr 18. При этом на ВУ 19 поступает ИИ приема кода. Если на ИВ 26 имеет место высокий потенциал, то ИИ проходит по цепи элементов И 1, ИЛИ 10, 12, И 6, 7, т.е. на счетный вход Tr 18, и инвертирует его. Таким образом, Tr 18 будет хранить инверсное значение кода, поступившего по информационному входу.8. EO code reception. The device allows you to perform three modifications of the code reception: direct code reception from the information input with the preset Tr 18 to zero; receiving the code of units in all digits at the same time and receiving the inverse code from the information input with the preliminary installation of all triggers in the unit. The first modification of the code reception is performed upon receipt of high potential corresponding to the unit code on the IW 26. In this case, the signal passes through the circuit of elements AND 1, OR 10, 12, AND 7, NOT 7, arrives at a single input Tr 18 and sets it to unity. Reception of all units into triggers 18 (second modification) is carried out by removing high potential from WU 24 and the receipt of an executive impulse to WU 20. The third modification of receiving a code into triggers from information inputs is performed in four time cycles. In the first cycle, all Tr 18s are set to one, the second cycle is used to prepare the object for subsequent operations, in the third cycle, the code is received from the information input at the counting input Tr 18. At the same time, code reception AI is received at WU 19. If there is a high potential on IV 26, then the AI passes through the chain of elements AND 1, OR 10, 12, AND 6, 7, i.e. to the counting input Tr 18, and inverts it. Thus, Tr 18 will store the inverse value of the code received at the information input.

9. ЭО сложения по модулю два. Выполняется за два временных такта и заключается в приеме кода с ИВ 26 по счетному входу Tr 18.9. EO addition modulo two. It is performed in two time steps and consists in receiving a code from ИВ 26 at the counting input Tr 18.

10. ЭО установки нуля всех триггеров. Для выполнения этой ЭО на ВУ 23 и ВУ 20 поступают управляющий потенциал и ИИ. Исполнительный импульс по цепи элементов ИЛИ 10, 12, И 6, НЕ 16 поступает на нулевой вход Tr 18 всех разрядов и установит их в нуль. Для выполнения этой ЭО не требуется дополнительного оборудования.10. EO zeroing of all triggers. To perform this EA, the control potential and the AI arrive at VU 23 and VU 20. The executive pulse along the circuit of the elements OR 10, 12, AND 6, NOT 16 is supplied to the zero input Tr 18 of all bits and sets them to zero. To perform this EA does not require additional equipment.

Таким образом, предлагаемый счетчик импульсов обеспечивает повышение быстродействия выполнения операций счета импульсов за счет сокращения суммарного времени задержек сигнала переноса по сравнению с прототипом в восемь раз и расширяет перечень выполняемых операций при минимальных затратах оборудования.Thus, the proposed pulse counter provides an increase in the speed of execution of pulse counting operations by reducing the total delay time of the transfer signal compared to the prototype by eight times and expands the list of operations with minimal equipment costs.

Claims

A pulse counter, executed on the logical elements AND, OR, NOT and RS-triggers, characterized in that it contains nine AND elements, four OR elements, four NOT elements, one RS-trigger, an information input, six control inputs and the input of the counting pulses, while the information input is connected to the first input of the first AND element, the second input of which is connected to the first input of the reception control of the code coming from the information input, the output of the first AND element is connected through the first and second OR elements from the first the inputs of the sixth and seventh AND elements, i.e. with a counting input of the RS-flip-flop, the second inputs of the AND elements are connected to the input and output of the second element NOT, the input of which is also connected to the output of the eighth element AND, the outputs of the sixth and seventh elements AND through the third and fourth elements are NOT connected to the zero and single RS inputs -trigger, the output of the sixth element AND is connected to the first input of the fourth element OR, the second input of this element is connected to a single output of the RS-trigger, and its output is connected to the first input of the eighth element AND, the second input of the mentioned element And connect the output of the fourth element is NOT, the output of the eighth element AND is connected to the first inputs of the ninth and second elements AND of the i-th category and to the input of the second element And i + of the 1st category, the output of the second element is NOT connected to the first input of the third elements And i- of the first and i + 1st digits, the outputs of the second and third AND elements through the third OR element are connected to the input of the first NOT element, the output of which is connected to the first inputs of the fourth and fifth AND elements of the i-th and i-1st digits, respectively, the second the inputs of the fifth elements And all digits are connected with the third input the control house for shifting the trigger code to the right by one bit for each time cycle, the second inputs of the fourth elements AND of all bits are connected to the fourth input of the control of the code of triggers to the left by one bit for each time cycle, the outputs of the fourth and fifth elements AND are connected to the inputs of the second element OR ; the second input of the first OR element is connected to the second input of the RS-trigger inverting control, the input of the counting pulses in the first bit of the counter is connected to the second input of the ninth AND element and to the third input of the first OR element, in the third and fourth bits the input of the counting pulses is connected to the second inputs of the ninth elements And, the output of the ninth element And the first discharge is connected to the second input of the ninth element And and the third input of the first OR second discharge, the output of the ninth element And the second discharge is connected to the third input of the first of the OR element of the third category, the third input of the ninth element And the third category is connected to the third input of the ninth element And the fourth category and the output of the second element And the second category, the output of the ninth element And the third category is connected to the third input of the first element OR of the fourth category, the first inputs of the ninth elements And the second and third digits are connected to the outputs of the eighth elements And, accordingly, the first input of the ninth element And the fourth category is connected to the output of the second element And the same category, the output of the of the And element of the fourth category is the input of the counting pulses to the oldest group of four bits, and is connected to the second inputs of the ninth elements of the fifth, seventh and eighth bits and with the third input of the first element OR of the fifth category, respectively, the fifth input of the logical multiplication operation control is connected to the third inputs of the fourth elements OR of all digits, the sixth input of the logical addition operation control is connected to the third inputs of the eighth elements AND of all digits.