RU2579524C1

RU2579524C1 - Pulse counter (si)

Info

Publication number: RU2579524C1
Application number: RU2015105219/08A
Authority: RU
Inventors: Борис Михайлович Власов
Original assignee: Борис Михайлович Власов
Priority date: 2015-02-16
Filing date: 2015-02-16
Publication date: 2016-04-10

Abstract

FIELD: computer engineering.

SUBSTANCE: invention relates to digital computer engineering and automation devices and can be used for counting binary pulses. Device has in each bit one RS flip-flop, five AND elements, three OR elements, three inverters, wherein to control operation of device, it also includes one AND element, one OR element, three inverters and four control buses.

EFFECT: faster operation.

1 cl, 1 dwg

Description

Изобретение относится к области вычислительной технике и устройствам цифровой автоматики. Известны счетчики импульсов (СИ), построенные на основе триггеров со счетным входом (И.Н. Букреев, В.М. Мансуров и В.И. Горячев. Микроэлектронные схемы цифровых устройств. М., «Сов. Радио», 1973, стр. 137, рис. 5.1). Недостатком таких СИ являются счетные триггеры, которые требуют использования элементов временной задержки счетных импульсов, что снижает быстродействие их работы, усложняет технологию изготовления и повышает требования к параметрам счетных импульсов. Известны также СИ, каждый разряд которых построен на основе элементов И, ИЛИ, НЕ и двух RS-триггеров (источник информации тот же, стр. 152, рис. 5.7). Известны также СИ, построенные на основе ЛЭ И, ИЛИ, НЕ и одного RS-триггера в каждом разряде, например, выполненные по патентам RU 2 269199, RU 2 273951 и RU 2 284653. Общим недостатком указанных СИ является относительно низкое быстродействие, определяемое суммарной временной задержкой сигнала переноса при последовательном его прохождении по цепи элементов ИЛИ, И, на основе которых строится схема сквозного переноса. Ближайшим прототипом к предлагаемому СИ является счетчик по патенту RU 2 209199, в котором схема распространения потенциала переноса (ПП) построена по известным каноническим правилам и требует временной задержки ПП более 2nt, здесь n - число двоичных разрядов; t - задержка одного элемента И, ИЛИ. Это снижает быстродействие работы СИ пропорционально числу двоичных разрядов, что является большим недостатком прототипа, при прочих равных условиях.The invention relates to the field of computer technology and digital automation devices. Known pulse counters (SI), built on the basis of triggers with a counting input (IN Bukreev, VM Mansurov and VI Goryachev. Microelectronic circuits of digital devices. M., "Sov. Radio", 1973, pp. . 137, Fig. 5.1). The disadvantage of such SIs is counting triggers, which require the use of time delay elements for counting pulses, which reduces the speed of their work, complicates the manufacturing technology and increases the requirements for the parameters of the counting pulses. SIs are also known, each discharge of which is built on the basis of AND, OR, NOT elements and two RS-flip-flops (the information source is the same, p. 152, Fig. 5.7). Also known are SIs built on the basis of LE AND, OR, NOT and one RS-flip-flop in each category, for example, made according to the patents RU 2 269199, RU 2 273951 and RU 2 284653. A common drawback of these SIs is the relatively low speed determined by the total time delay of the transfer signal during its sequential passage through the chain of elements OR, AND, on the basis of which the through transfer scheme is built. The closest prototype to the proposed SI is the counter according to patent RU 2 209199, in which the distribution scheme of the transfer potential (PP) is built according to the well-known canonical rules and requires a time delay of more than 2nt PP, here n is the number of binary bits; t is the delay of one element AND, OR. This reduces the speed of the SI in proportion to the number of binary bits, which is a big disadvantage of the prototype, ceteris paribus.

Целью изобретения является устранение отмеченного недостатка и устранение влияния числа разрядов на быстродействие работы СИ. Для этого предложен СИ, отличающийся тем, что в устройство введены шестой элемент И, четвертый элемент ИЛИ, четвертый, пятый и шестой элементы НЕ, при этом первый вход шестого элемента И соединен с первой шиной счетных импульсов, введена вторая шина управления операцией счета импульсов, подключенная к второму входу шестого элемента И, выход которого подключен к первому входу третьего элемента ИЛИ первого разряда и к входам четвертого и пятого элементов НЕ, выход четвертого элемента НЕ соединен с вторыми входами третьих элементов ИЛИ всех разрядов, выход третьего элемента ИЛИ подключен к второму входу четвертого элемента И в каждом разряде, выход упомянутого элемента И соединен с вторыми входами третьего элемента ИЛИ и пятого элемента И i+1-го разряда, пятый элемент НЕ через шестой элемент НЕ подсоединен к первым входам пятых элементов И всех разрядов, введены также третья шина установки нуля RS-триггеров СИ, подключенная к первому входу четвертого элемента ИЛИ и к третьим входам первых элементов ИЛИ всех разрядов, и четвертая шина инвертирования RS-триггеров, подключенная к второму входу четвертого элемента ИЛИ, выход которого соединен с первыми входами вторых элементов ИЛИ всех разрядов счетчика импульсов, третий вход второго элемента ИЛИ соединен с информационным входом i-го разряда. Это позволяет исключить временную задержку ПП без увеличения затрат оборудования и расширить перечень выполняемых счетчиком операций: инвертирование кода триггеров (Tr), вычитание единиц из кода, хранящегося в триггерах СИ, установка Tr в нуль, прием кода с информационных входов (ИВ). Отмеченные преимущества СИ достигаются за счет того, что в режиме ожидания очередного счетного импульса во всех разрядах СИ, в которых RS хранит код единицы, формируют имитационный потенциал переноса (ИПП), подключенный к первому входу третьих элементов ИЛИ. С приходом счетного импульса сохраняют ИПП в цепочке разрядов, хранящих код единицы, включая первый разряд счетчика, и снимают сформированные переносы во всех разрядах, если в первом разряде хранится код нуля.The aim of the invention is to eliminate the noted drawback and eliminate the influence of the number of discharges on the performance of the SI. For this, a SI is proposed, characterized in that the sixth AND element, the fourth OR element, the fourth, fifth and sixth elements NOT are introduced into the device, while the first input of the sixth element AND is connected to the first counting pulse bus, a second pulse counting operation control bus is introduced, connected to the second input of the sixth AND element, the output of which is connected to the first input of the third OR element of the first category and to the inputs of the fourth and fifth elements NOT, the output of the fourth element is NOT connected to the second inputs of the third OR elements of all p ranks, the output of the third OR element is connected to the second input of the fourth AND element in each category, the output of the mentioned AND element is connected to the second inputs of the third OR element and the fifth element AND i + of the 1st discharge, the fifth element is NOT connected to the first inputs through the sixth element of the fifth elements AND of all bits, a third SI RS-flip-flop bus is also introduced, connected to the first input of the fourth OR element and to the third inputs of the first OR elements of all digits, and a fourth RS-flip invert bus connected to volt to the fourth input of the fourth OR element, the output of which is connected to the first inputs of the second OR elements of all bits of the pulse counter, the third input of the second OR element is connected to the information input of the i-th category. This allows you to eliminate the time delay of the software without increasing equipment costs and expand the list of operations performed by the counter: inverting the trigger code (Tr), subtracting units from the code stored in the SI triggers, setting Tr to zero, receiving the code from information inputs (IV). The noted SI advantages are achieved due to the fact that in the standby mode of the next counting pulse, in all the SI bits in which RS stores the unit code, a simulated transfer potential (IPP) connected to the first input of the third OR elements is formed. With the arrival of a counting pulse, the IPPs are stored in a chain of digits storing the unit code, including the first digit of the counter, and the generated transfers in all digits are removed if the zero code is stored in the first digit.

Для пояснения работы (см. фиг.1) представлена функциональная схема трех разрядов СИ и приняты следующие обозначения: элементы И 1-6, элементы ИЛИ 7-10, элементы НЕ 11-16, RS-триггер (Tr) 17, информационный вход (ИВ) 18, шина счетных импульсов 19, шина управления операцией счета импульсов 20, шина установки нуля Tr счетчика 21, шина инвертирования Tr счетчика 22, выход потенциала переноса из i-го разряда 23, шина имитационного потенциала переноса 24.To explain the operation (see Fig. 1), a functional diagram of three SI bits is presented and the following notation is adopted: elements AND 1-6, elements OR 7-10, elements NOT 11-16, RS-trigger (Tr) 17, information input ( IV) 18, the bus of the counting pulses 19, the bus for controlling the operation of the counting of pulses 20, the zero-setting bus Tr of the counter 21, the inversion bus Tr of the counter 22, the output of the transfer potential from the ith discharge 23, the bus of the simulation transfer potential 24.

Предлагаемый СИ осуществляется следующим образом. В каждом двоичном разряде единичный выход Tr 17 соединен с ИЛИ8, второй вход которого подключен к выходу И1 и к входу НЕ12. Выход НЕ12 соединен с нулевым входом Tr 17, третий вход ИЛИ8 соединен с шиной 21, выход ИЛИ8 соединен с первым входом И3, его второй вход соединен с выходом НЕ13 и единичным входом Tr17, выход И3 подключен к первому входу И1 и к входу НЕ11, выход которого связан с первым входом И2. Выход И2 подключен к входу НЕ13. Выход И3 соединен с первым входом И4, второй вход которого связан с выходом ИЛИ9. Первые входы ИЛИ9 всех разрядов связаны с выходом НЕ14. Выход упомянутого НЕ14 является шиной имитационного потенциала переноса (ИПП) 24. Выход И6 соединен с входами НЕ14, НЕ15 и с входом ИЛИ9 первого разряда. Выход НЕ15 через НЕ16 связан с первыми входами И5 всех разрядов, вторые входы которых подключены к выходам И4 младших разрядов, кроме первого разряда. Выход И5 через ИЛИ7 соединен со вторыми входами элементов И1, 2. Шина 19 подключена к первому входу И6, второй вход этого элемента соединен с шиной операции счета импульсов 20. Первый вход ИЛИ10 подключен к шине 21 и к третьим входам ИЛИ8 каждого разряда. Второй вход ИЛИ10 соединен с шиной 22. Выход ИЛИ10 через ИЛИ7 связан со счетными входами всех триггеров счетчика.The proposed SI is as follows. In each binary bit, the unit output Tr 17 is connected to OR8, the second input of which is connected to output AND1 and to input HE12. The output of HE12 is connected to the zero input Tr 17, the third input of OR8 is connected to the bus 21, the output of OR8 is connected to the first input of I3, its second input is connected to the output of HE13 and a single input of Tr17, the output of I3 is connected to the first input of I1 and to the input of HE11, the output which is connected to the first input of I2. Output I2 is connected to input HE13. The output of I3 is connected to the first input of I4, the second input of which is connected to the output of OR9. The first inputs OR9 of all bits are connected to output HE14. The output of the said HE14 is a bus of the simulation transfer potential (IPP) 24. The output of I6 is connected to the inputs of HE14, HE15 and to the input of OR9 of the first category. The output of HE15 through HE16 is connected to the first I5 inputs of all bits, the second inputs of which are connected to the I4 outputs of the lower bits, except for the first bit. The output of I5 through OR7 is connected to the second inputs of the elements I1, 2. Bus 19 is connected to the first input of I6, the second input of this element is connected to the bus of the pulse counting operation 20. The first input of OR10 is connected to the bus 21 and to the third inputs of OR8 of each category. The second input OR10 is connected to the bus 22. The output OR10 through OR7 is connected to the counting inputs of all counter triggers.

Рассмотрим работу устройства при выполнении операции счета, вычитания импульсов, инвертирования, установки в нуль триггеров СИ и приема кода с ИВ. В режиме ожидания выполнения очередной операции (в статике) каждый триггер может хранить результат предыдущей операции в виде комбинации нулевых или единичных значений триггеров. При этом на шинах 19-22 будут отсутствовать высокие потенциалы (ВП). На выходе НЕ14, т.е. на шине ИПП24, будет присутствовать ВП. Высокие потенциалы также будут присутствовать на выходах НЕ12-14, 15, на выходах ИЛИ9, а также на выходах И3, 4 тех разрядов, в которых Tr хранят код единицы.Consider the operation of the device when performing the operation of counting, subtracting pulses, inverting, setting to zero SI triggers and receiving a code with IV. In the standby mode of execution of the next operation (in statics), each trigger can store the result of the previous operation in the form of a combination of zero or single values of triggers. At the same time, high potentials (VP) will be absent on tires 19-22. The output is NOT14, i.e. on the IPP24 bus, the VP will be present. High potentials will also be present at the outputs HE12-14, 15, at the outputs of OR9, as well as at the outputs of I3, 4 of those bits in which Tr stores the unit code.

1. Операция счета импульсов. Выполнение операции разрешает ВП, поступивший на шину 19 и на первый вход И6. Первый счетный импульс по шине 20 поступает на второй вход И6. Импульс с выхода И6 поступает на входы НЕ14, 15 и на ИЛИ9 первого разряда, при этом на ИЛИ9 выполняется операция логического сложения счетного импульса и сигнала с выхода НЕ14, т.е. вырабатывается потенциал имитационного переноса. Одновременно счетный импульс через И6 поступит на вход НЕ14, с выхода которого снимается ВП. Если Tr17 первого разряда хранит код нуля и на первый вход И4 не поступает ВП с выхода И3, то в цепи формирования переноса на выходах И4 всех разрядов будет отсутствовать ПП. Счетный импульс с выхода И6 через НЕ15, 16 поступит на входы И5 всех разрядов. В первом разряде И5 всегда разрешает прохождение счетного импульса с выхода НЕ16 через И5, ИЛИ7 на вторые входы И1, 2. При нулевом значении Tr 17 на его единичном выходе будет отсутствовать ВП. Такой же потенциал будет на выходах ИЛИ8, И3 и на входе НЕ11, на выходе которого будет ВП, разрешающий прохождение счетного импульса через И2, НЕ13 на единичный вход Tr 17. При этом за счет подключения выхода НЕ13 к входу И3 будет осуществляться задержка сигнала с выхода И3 на входы И4, 1 и НЕ11 на время длительности счетного импульса, поступившего с выхода ИЛИ5. После окончания счетного импульса на выходе И6 будет низкий потенциал, при этом на выходе НЕ14 будет ВП, т.е. на шине 24 будет сформирован имитационный ПП, который поступит через ИЛИ9 на вход И4 каждого разряда. Если Tr 17 каждого разряда хранит код единицы, то будет сформирован потенциал переноса из самого младшего разряда до самого старшего разряда. Это выполняется следующим образом. Очередной счетный импульс поступит на второй вход ИЛИ9 первого разряда, логически складывается с имитационным потенциалом переноса, выработанным НЕ14. После переключения НЕ14 и снятия ВП с шины 24 счетный импульс будет «поддерживать» ПП во всех разрядах СИ без затрат времени на распространение сигнала ПП из самого младшего до самого старшего разряда. При этом ПП с выхода И4 каждого разряда поступит на второй вход И5, кроме первого разряда. Счетный импульс с выхода И6, НЕ15, 16 поступает на первый вход И5, с выхода И5 через ИЛИ7 сигнал поступает на входы И1, 2 и одновременно инвертирует все триггеры СИ. Таким образом, временной задержки ПП нет, что обеспечивает повышение быстродействия работы СИ.1. The operation of counting pulses. The operation allows the VP entered the bus 19 and the first input And6. The first counting pulse on the bus 20 is supplied to the second input And6. The pulse from the output of I6 goes to the inputs of HE14, 15 and to the OR9 of the first discharge, while the operation of logical addition of the counting pulse and the signal from the output of HE14 is performed on OR9, i.e. the potential of imitation transfer is being developed. At the same time, the counting pulse through I6 will go to input HE14, from the output of which the VP is removed. If Tr17 of the first discharge stores the zero code and the input from the output of I3 does not arrive at the first input of I4, then there will be no PP in the transfer formation circuit at the I4 outputs of all bits. The counting pulse from the output of I6 through HE15, 16 will go to the inputs of I5 of all digits. In the first discharge, I5 always allows the passage of the counting pulse from the output of HE16 through I5, OR7 to the second inputs of I1, 2. At a zero value of Tr 17, there will be no VP at its single output. The same potential will be at the outputs of OR8, I3 and at the input of HE11, the output of which will be a VP allowing the passage of the counting pulse through I2, HE13 to a single input Tr 17. In this case, by connecting the output of HE13 to the input of I3, the signal from the output will be delayed I3 to inputs I4, 1 and HE11 for the duration of the counting pulse received from the output OR5. After the end of the counting pulse, there will be a low potential at the output of I6, while at the output of HE14 there will be a VP, i.e. on the bus 24 will be formed simulation PP, which will go through OR9 to input I4 of each category. If Tr 17 of each bit stores a unit code, then a transfer potential from the least significant bit to the highest bit will be generated. This is done as follows. The next counting pulse will arrive at the second input OR9 of the first category, logically added to the simulation transfer potential developed by HE14. After switching HE14 and removing the VP from bus 24, the counting pulse will “support” the PP in all the bits of the SI without spending time on the propagation of the signal of the PP from the smallest to the most senior bit. In this case, the PP from the output of I4 of each discharge will go to the second input of I5, except for the first discharge. The counting pulse from the output of I6, NOT15, 16 goes to the first input of I5, from the output of I5 through OR7 the signal goes to the inputs of I1, 2 and simultaneously inverts all the SI triggers. Thus, there is no time delay of the PP, which ensures an increase in the speed of the SI.

2. Операция инвертирования триггеров. Эта операция является подготовительной ЭО для выполнения вычитания единиц, хранящихся в триггерах регистра. Для выполнения ЭО инвертирования на ШУ22 подается исполнительный импульс, который через элементы ИЛИ10, 7 проходит на счетный вход всех Tr17 и выполнит их инвертирование.2. The operation of inverting triggers. This operation is a preparatory EA for performing the subtraction of units stored in register triggers. To perform EO inversion, an actuating pulse is supplied to ШУ22, which passes through the elements OR10, 7 to the counting input of all Tr17 and inverts them.

3. Операция вычитания единиц. Операция выполняется аналогично выполнению операции счета импульсов. Отличие состоит только в том, что до начала выполнения операции вычитания все Tr СИ инвертируются. Каждый импульс, поступивший на ШУ19, будет прибавлять единицу к инверсному коду СИ. После прекращения поступления импульсов на ШУ19 операция прекращается. Для представления кода в СИ в прямом коде выполняют ЭО инвертирования кода регистра СИ по п. 2.3. The operation of subtracting units. The operation is performed similarly to the pulse counting operation. The only difference is that before the start of the subtraction operation, all Tr SIs are inverted. Each pulse received at SHU19 will add one to the inverse SI code. After the termination of the receipt of pulses on the SHU19 operation is terminated. To represent the code in SI in direct code, an inversion code of the SI register code is performed according to claim 2.

4. ЭО установки нулей Tr. Для выполнения этой ЭО на ШУ21 подается ВП импульса установки нуля всех Tr17, которые через ИЛИ10, И7 проходит на второй вход И1, 2. Одновременно импульс с ШУ21 через ИЛИ8, И3 поступает на первые входы И1 и через НЕ1, 2 поступает на нулевой вход Tr17 каждого разряда счетчика.4. EO setting zeros Tr. To carry out this EA, the pulse impulse pulse of all Tr17, which passes through OR10, И7 to the second input И1, 2, is supplied to ШУ21 simultaneously. A pulse from ШУ21 through OR8, И3 is supplied to the first inputs И1 and through НН1, 2 it is supplied to the zero input Tr17 each digit counter.

5. Прием кода с ИВ. Для выполнения этой ЭО предварительно устанавливают все Tr17 в нуль (рассмотрена установка Tr17 в нуль в предыдущем пункте - 4), по второму временному такту код принимаемого числа одновременно поступает на все ИВ18 и далее через ИЛИ7, И2, НЕ13 поступает на единичные входы Tr17 всех разрядов.5. Reception of a code with IV. To carry out this EO, all Tr17 are set to zero beforehand (the setting of Tr17 to zero in the previous paragraph - 4 is considered), according to the second time step, the code of the received number is simultaneously sent to all IV18 and then through OR7, I2, NOT13 to the single inputs of Tr17 of all bits .

Таким образом, предложенный СИ обеспечивает повышение быстродействия выполнения операций счета импульсов и вычитания единиц из кода, хранящегося в регистре счетчика, при минимальных затратах оборудования (один RS-триггер, пять элементов И, три элемента ИЛИ и три элемента НЕ), при этом исключается зависимость быстродействия работы от числа двоичных разрядов СИ. Кроме того, расширяется перечень выполняемых счетчиком ЭО.Thus, the proposed SI provides an increase in the speed of execution of pulse counting and subtraction of units from the code stored in the counter register, with minimal equipment costs (one RS-trigger, five AND elements, three OR elements, and three NOT elements), thus eliminating the dependence performance from the number of binary bits of SI. In addition, the list of EOs performed by the counter is expanding.

Claims

A pulse counter based on the AND, OR, NOT elements, containing in each binary bit one RS-trigger, the first, second, third, fourth and fifth elements AND, the first, second and third elements OR, the first, second and third elements NOT , the first bus of the counting pulses, an information input, while in each category the single output of the RS-trigger is connected to the first input of the first OR element, the second input of which is connected to the output of the first AND element, the output of the first OR element is connected to the first input of the third AND element, the second entrance to о is connected to the output of the third element NOT, the output of the third element AND is connected to the first input of the fourth element AND, with the input of the first element AND and the input of the first element NOT, the output of which is connected to the first input of the second element AND, the second inputs of the first and second elements AND are connected to the output of the second OR element, the second input of this element is connected to the output of the fifth AND element, - the first bus of the counting pulses is connected to the first input of the third OR element of the first category, the outputs of the first and second elements And through the second and third element The tapes are NOT connected to the zero and single inputs of the RS flip-flop, the output of the third OR element is connected to the second input of the fourth AND element, characterized in that the sixth AND element, the fourth OR element, the fourth, fifth and sixth elements are NOT inserted, while the first the input of the sixth element And is connected to the first bus of the counting pulses, the second bus for controlling the operation of the pulse counting is connected to the second input of the sixth element And, the output of which is connected to the first input of the third element OR of the first discharge and to the inputs of the four of that and the fifth element is NOT, the output of the fourth element is NOT connected to the second inputs of the third elements OR of all bits, the output of the third element is connected to the second input of the fourth element AND in each bit, the output of the said element AND is connected to the second inputs of the third OR element and the fifth element AND i + of the 1st category, the fifth element is NOT connected through the sixth element to the first inputs of the fifth elements AND of all bits, the third SI zero triggering bus is also introduced, connected to the first input of the fourth OR element and to t the inputs of the first OR elements of all bits, and the fourth inversion bus of RS triggers connected to the second input of the fourth OR element, the output of which is connected to the first inputs of the second elements OR of all bits of the pulse counter, the third input of the second OR element is connected to the information input of the i-th bit .