RU2278411C1

RU2278411C1 - Accumulating-type adder

Info

Publication number: RU2278411C1
Application number: RU2004133256/09A
Authority: RU
Inventors: Борис Михайлович Власов (RU); Борис Михайлович Власов; Борис Константинович Коровичев (RU); Борис Константинович Коровичев; Александр Васильевич Краснов (RU); Александр Васильевич Краснов
Original assignee: Борис Михайлович Власов; Борис Константинович Коровичев; Александр Васильевич Краснов
Priority date: 2004-11-15
Filing date: 2004-11-15
Publication date: 2006-06-20
Also published as: RU2004133256A

Abstract

FIELD: computer science, possible use for engineering computer microprocessors ad digital automatics devices.

SUBSTANCE: device contains RS-trigger, six AND elements, four OR elements, three NOT elements, six control buses, transfer buses.

EFFECT: increased speed of operation and expanded list of arithmetical and logical operations, performed by device, with minimal equipment costs.

2 cl, 1 dwg

Description

Изобретение относится к области вычислительной техники и может быть использовано в процессорных устройствах ЭВМ и в устройствах цифровой автоматики.The invention relates to the field of computer technology and can be used in computer processing devices and digital automation devices.

Известны сумматоры накапливающего типа, см., например, книгу М.А.Карцев, Арифметика цифровых машин, М., Наука 1969, стр. 247-252, а также накапливающий сумматор по а.с. № 1418701. Недостатками противопоставляемых устройств являются наличие в каждом разряде трех RS-триггеров и выполнение только одной операции - сложения (вычитания).Accumulators of the accumulating type are known, see, for example, the book by M.A. Kartsev, Arithmetic of Digital Machines, M., Science 1969, pp. 247-252, as well as the accumulating adder according to as No. 1418701. The disadvantages of the opposed devices are the presence in each category of three RS-flip-flops and the execution of only one operation - addition (subtraction).

Наиболее близким аналогом, принятым за прототип, является объект по а.с. № 1291968. Прототип выполнен на основе трех логических элементов И, ИЛИ, НЕ и содержит только один RS-триггер в каждом разряде. Недостатком прототипа являются большая задержка сигнала в цепях переноса, равная 2nτ (здесь n - число разрядов, τ - задержка сигнала на элементе И (ИЛИ) и ограниченный перечень выполняемых операций.The closest analogue, adopted for the prototype, is an object on.with. No. 1291968. The prototype is based on three logical elements AND, OR, NOT and contains only one RS-trigger in each category. The disadvantage of the prototype is a large signal delay in the transfer circuits, equal to 2nτ (here n is the number of bits, τ is the signal delay on the AND (OR) element and a limited list of operations performed.

Задачей изобретения является устранение указанных недостатков известных сумматоров. Для этого предложен объект, содержащий в каждом разряде один RS-триггер, шесть элементов И, четыре элемента ИЛИ, три элемента НЕ и пять шин управления, при этом в каждом четном разряде выход первого элемента И подключен к второму входу четвертого элемента ИЛИ, выходы первого и второго элементов И через первый элемент ИЛИ соединены с первыми входами третьего и четвертого элементов И, выходы которых через первый и второй элементы НЕ связаны с "нулевым" и "единичным" входами RS-триггера, вход первого элемента НЕ соединен с третьими входами второго и третьего элементов ИЛИ, выход второго элемента НЕ связан с третьим входом пятого элемента И, выход этого элемента соединен с первым входом четвертого элемента ИЛИ, выходы третьего и четвертого элементов ИЛИ подключены к первому и третьему входам шестого элемента И, выход которого соединен с третьим и четвертым входами третьего и четвертого элементов ИЛИ, "единичный" выход триггера подключен к первому входу третьего элемента ИЛИ, выход которого соединен с первым входом пятого элемента И, первая шина управления подключена к первому входу второго элемента И, вторая шина управления соединена с первым входом второго элемента И, третья шина управления соединена с вторым входом второго элемента ИЛИ, четвертая шина подключена к второму входу пятого элемента И, выход этого элемента соединен с вторым входом третьего элемента И и с входом третьего элемента НЕ, вход которого подключен к второму входу четвертого элемента И, к второму входу первого элемента И подключена информационная шина данного разряда, а пятая шина соединена с вторым входом шестого элемента И, отличающийся тем, что в каждый нечетный разряд введен седьмой элемент И, первый вход которого подключен к пятой шине управления, второй его вход связан с выходом третьего элемента ИЛИ данного разряда и вторыми входами второго элемента И и третьего элемента ИЛИ старшего разряда, второй вход третьего элемента ИЛИ связан с выходом седьмого элемента И, третий выход упомянутого элемента ИЛИ подключен к выходу третьего элемента И, выход первого элемента И соединен с вторым входом четвертого элемента ИЛИ, первый вход этого элемента связан с выходом пятого элемента И, а выход четвертого элемента ИЛИ подключен к третьему входу шестого элемента И, первый и второй входы которого соединены с выходами третьего и четвертого элементов ИЛИ младшего (четного) разряда, выход шестого элемента И подключен к первым входам третьих элементов ИЛИ данного и старшего (четного) разрядов, введена шестая шина управления, подключенная к второму входу первого элемента ИЛИ каждого разряда.The objective of the invention is to remedy these disadvantages of the known adders. For this purpose, an object is proposed that contains one RS-flip-flop, six AND elements, four OR elements, three NOT elements and five control buses in each discharge, and in each even discharge the output of the first AND element is connected to the second input of the fourth OR element, the outputs of the first and the second elements AND through the first element OR are connected to the first inputs of the third and fourth elements AND, the outputs of which through the first and second elements are NOT connected to the "zero" and "single" inputs of the RS-trigger, the input of the first element is NOT connected to the third inputs of the second and the third OR element, the output of the second element is NOT connected to the third input of the fifth AND element, the output of this element is connected to the first input of the fourth OR element, the outputs of the third and fourth OR elements are connected to the first and third inputs of the sixth AND element, the output of which is connected to the third and the fourth inputs of the third and fourth OR elements, the “single” trigger output is connected to the first input of the third OR element, the output of which is connected to the first input of the fifth AND element, the first control bus is connected to the first input the second element And, the second control bus is connected to the first input of the second element And, the third control bus is connected to the second input of the second element OR, the fourth bus is connected to the second input of the fifth element And, the output of this element is connected to the second input of the third element And and the input of the third NOT element, the input of which is connected to the second input of the fourth AND element, the information bus of this discharge is connected to the second input of the first AND element, and the fifth bus is connected to the second input of the sixth AND element, characterized in that then the seventh AND element is introduced into each odd digit, the first input of which is connected to the fifth control bus, its second input is connected to the output of the third OR element of this category and the second inputs of the second AND element and the third OR element of the highest category, the second input of the third OR element is connected with the output of the seventh AND element, the third output of the said OR element is connected to the output of the third AND element, the output of the first AND element is connected to the second input of the fourth OR element, the first input of this element is connected to the output of the fifth element And, and the output of the fourth OR element is connected to the third input of the sixth AND element, the first and second inputs of which are connected to the outputs of the third and fourth OR elements of the least (even) discharge, the output of the sixth AND element is connected to the first inputs of the third OR elements of this and senior (even ) discharges, the sixth control bus is introduced, connected to the second input of the first element OR of each discharge.

Отметим основные отличительные признаки объекта и покажем что позволяет получить каждый из признаков.We note the main distinguishing features of the object and show what allows you to get each of the signs.

1. Введенный в каждый нечетный разряд седьмой элемент И с соответствующими информационными связями обеспечивает "хранение" сквозного или поразрядного переносов, выработанных в данном разряде, что обеспечивает распространение сигнала переноса с момента поступления исполнительного импульса на первую шину управления до снятия управляющего сигнала с пятой шины.1. The seventh AND element, introduced into each odd digit, with the corresponding information links ensures the “storage” of end-to-end or bitwise transfers generated in this discharge, which ensures the propagation of the transfer signal from the moment the actuating pulse arrives on the first control bus until the control signal is removed from the fifth bus.

2. Введение информационных связей с выхода шестого элемента И нечетного разряда с первым входом третьего элемента ИЛИ четного разряда обеспечивает прохождение сигнала переноса только через один логический элемент И в нечетном разряде и один логический элемент ИЛИ в четном разряде, что позволяет сократить суммарную временную задержку сигнала переноса в два раза, т.е. повысить быстродействие выполнения операции сложения (вычитания).2. The introduction of information links from the output of the sixth element AND an odd discharge with the first input of the third OR element of an even discharge allows the transfer signal to pass through only one AND logic element in an odd discharge and one OR logical element in an even discharge, which reduces the total time delay of the transfer signal twice, i.e. increase the speed of the addition (subtraction) operation.

3. Подключение шестой управляющей шины к второму входу первого элемента ИЛИ обеспечивает инвертирование кода в RS-триггерах, их установку в нуль, прием во все разряды кода "единиц", сдвига кода влево, т.е. расширяет функциональные возможности объекта.3. Connecting the sixth control bus to the second input of the first OR element provides inversion of the code in RS triggers, their setting to zero, reception of “units” code, shifting the code to the left in all digits, ie expands the functionality of the object.

Указанные отличия объекта от прототипа повышают быстродействие выполнения операции сложения (вычитания) за счет сокращения временных задержек сигналов в цепи переноса, расширяют перечень выполняемых операций (сдвиг влево, инвертирование, прием "единиц" во все разряды, установка в нуль RS-триггеров), повышают надежность работы, снижают потребление электроэнергии за счет снижения числа триггеров в каждом разряде объекта. Указанные преимущества обеспечиваются при минимальных затратах оборудования.The indicated differences between the object and the prototype increase the speed of the addition (subtraction) operation by reducing the time delays of the signals in the transfer chain, expand the list of operations performed (left shift, invert, receive "units" in all digits, set RS-triggers to zero), increase reliability, reduce power consumption by reducing the number of triggers in each discharge of the object. The specified advantages are provided at the minimum expenses of the equipment.

Для пояснения работы объекта на чертеже приведена функциональная схема его двух разрядов. Каждый разряд содержит RS-триггер 1, элементы И 2-7, 25, элементы ИЛИ 8-11, элементы НЕ 12-14, шину гашения переносов 15, шину управления выполнением операции логического сложения 16, шину управления выполнением операции логического умножения 17, шину управления первым сложением по модулю два 18, шину управления вторым сложением по модулю два 19, шину управления выполнением операций сдвига кода влево, инвертирования, приема всех единиц и установки в ноль триггеров 20, информационную шину поступления кода в разряд 21, информационные шины переноса в старший разряд 22-24. Рассмотрим работу объекта при выполнении арифметических (сложение, вычитание) и логических операций.To explain the operation of the object, the drawing shows a functional diagram of its two digits. Each bit contains an RS-flip-flop 1, elements AND 2-7, 25, elements OR 8-11, elements NOT 12-14, transfer blanking bus 15, a logical addition operation control bus 16, a logical multiplication operation execution control bus 17, a bus control of the first addition modulo two 18, the control bus of the second addition modulo two 19, the bus for controlling the operations of shifting the code to the left, inverting, receiving all units and setting to zero triggers 20, the information bus for the code to enter bit 21, the information bus for transferring to the seniorrank 22-24. Consider the operation of the object when performing arithmetic (addition, subtraction) and logical operations.

1. Операция сложения. Операция выполняется за три временных такта. (Под тактом будем понимать исполнительный импульс длительностью tи). Будем считать, что код первого слагаемого (Ai) хранится в триггерах 1 как результат выполнения предыдущей операции, а код второго слагаемого (Bi) поступает по шине 21. По t1 одновременно выполняются элементарные операции (ЭО) приема второго слагаемого, сложения по модулю два, формирования, "запоминания" и распространения потенциала сквозного переноса. Для выполнения этих ЭО на вход (шину) 15 подается высокий потенциал, который разрешает работу И 7, И 25. Этот потенциал сохраняется в течение выполнения всей операции. На вход 18 подается исполнительный импульс t1, который в случае присутствия на шине 21 высокого потенциала, что соответствует коду "единица", пройдет по цепи И 2, ИЛИ 8, И 4, НЕ 13, если в триггере 1 хранится код "единица", и по цепи И 5, НЕ 14, если в триггере хранится код "нуля", таким образом, код триггера будет проинвертирован. Если на входе 21 отсутствует высокий потенциал, то значение кода триггера не меняется. В первом случае в четных разрядах исполнительный импульс с выхода И 4 через ИЛИ 11 по шине 22 поступит в старший (нечетный) разряд. Одновременно этот же сигнал с выхода И 7 поступит на третий и четвертый входы ИЛИ 10, 11 и обеспечит "хранение" потенциала, выработанного в данном разряде. Если триггер 1 хранит код "нуля", а по шинам 22 или 23 поступил сигнал переноса, то этот сигнал с выходов ИЛИ 11 и 10 поступит в старший разряд на первый и второй входы И 7. В нечетных разрядах исполнительный импульс по цепи вход 21, И 2, ИЛИ 10 поступит на третий вход И 7. Если по шинам 22, 23 поступили сигналы переноса, то с выхода И 7 этот сигнала поступит в старший разряд на ИЛИ 11 и за счет поступления на вход И 25 сохранит сигнал переноса до конца операции. Если в нечетном разряде хранится код "единицы", то исполнительный сигнал по цепи шина 18, И 2, ИЛИ 8, И 4, ИЛИ 11 поступит на вход И 25 и будет "хранить" потенциал переноса до конца выполнения операции. Одновременно этот же потенциал поступит на первый вход ИЛИ 11 старшего (четного) разряда. По t2 будет продолжаться распространение и "запоминание" сигналов переносов во всех разрядах объекта. По t3, после завершения распространения максимального сквозного переноса, равного 2tи, выполняется ЭО второго сложения по модулю два. Для выполнения этой ЭО на вход 19 подается исполнительный импульс. Если из младшего разряда по шине 24 поступил сигнал переноса, то исполнительный импульс t3 по цепи вход 19, И 3, ИЛИ 8 поступит на первые входы И 4, И 5 и произведет инвертирование триггера 1. Таким образом, в триггерах 1 объекта будет сформирован результат сложения кодов двух положительных чисел. На этом собственно операция сложения закончена, но для подготовки устройства к выполнению новых операций необходимо устранить хранящиеся в цепи переносов сигналы. Для этого по t4 с шин 15 и 16 снимаются высокие потенциалы, чем обеспечивается гашение сигналов переносов во всех разрядах одновременно. Заметим, что последняя ЭО совмещается по времени с выбором новой арифметической или логической операции и на быстродействие работы объекта не влияет. Это позволяет утверждать, что операция сложения выполняется за три временных такта (3tи), при этом обеспечивается временная задержка сигналов в цепи переноса, равная

а для распостранения сигналов переноса отводится время 2tи.1. The operation of addition. The operation is performed in three time steps. (By tact we mean the executive impulse of duration t and). We assume that the code of the first term (Ai) is stored in triggers 1 as a result of the previous operation, and the code of the second term (Bi) is sent via bus 21. At t1, elementary operations (EO) of receiving the second term are performed simultaneously, modulo two additions, the formation, "remembering" and dissemination of the potential for end-to-end transfer. To perform these EOs, a high potential is applied to the input (bus) 15, which allows the operation of AND 7, AND 25. This potential is maintained during the entire operation. An input pulse t1 is applied to input 18, which, if there is a high potential on the bus 21, which corresponds to the code "unit", will pass through the chains AND 2, OR 8, AND 4, NOT 13, if the code "unit" is stored in trigger 1, and along the AND 5, NOT 14 chain, if a “zero” code is stored in the trigger, so the trigger code will be inverted. If there is no high potential at input 21, then the value of the trigger code does not change. In the first case, in even digits, the executive impulse from the output AND 4 through OR 11 via bus 22 will go to the senior (odd) digit. At the same time, the same signal from the output of And 7 will go to the third and fourth inputs of OR 10, 11 and will provide "storage" of the potential developed in this discharge. If trigger 1 stores the code "zero", and a transfer signal is received on buses 22 or 23, then this signal from the outputs OR 11 and 10 will go to the high-order bit at the first and second inputs And 7. In odd digits, the executive pulse along the circuit is input 21, AND 2, OR 10 will go to the third input And 7. If the transfer signals were received on the buses 22, 23, then from the output And 7 this signal will go to the high order on OR 11 and due to the input to the input And 25 will save the transfer signal until the end of the operation . If the code "unit" is stored in an odd discharge, then the executive signal on the bus circuit 18, AND 2, OR 8, AND 4, OR 11 will go to the input And 25 and will "store" the transfer potential until the end of the operation. At the same time, the same potential will go to the first input OR 11 senior (even) discharge. At t2, the propagation and "storage" of carry signals in all bits of the object will continue. According to t3, after the completion of the propagation of the maximum end-to-end transfer equal to 2t, the EO of the second addition modulo two is performed. To perform this EA, an input pulse is applied to input 19. If a transfer signal was received from bus 24 via bus 24, then the executive pulse t3 on the input 19, 3, OR 8 circuit will go to the first inputs 4, 5 and invert trigger 1. Thus, the result will be generated in triggers 1 of the object addition of codes of two positive numbers. On this, the addition operation itself is completed, but to prepare the device for new operations, it is necessary to eliminate the signals stored in the transfer chain. To do this, high potentials are removed from buses 15 and 16 by t4, which ensures the suppression of carry signals in all discharges simultaneously. Note that the last EO is combined in time with the choice of a new arithmetic or logical operation and does not affect the performance of the object. This allows us to assert that the addition operation is performed in three time cycles (3ti), while providing a time delay of the signals in the transfer circuit equal to

and for the propagation of transfer signals, a time of 2 t and is given.

2. Операция вычитания положительных чисел выполняется аналогично операции сложения. Отличие состоит в том, что на вход 21 поступает инвертированный код второго слогаемого.2. The operation of subtracting positive numbers is performed similarly to the addition operation. The difference is that the inverted code of the second term comes to input 21.

3. Сдвиг кода влево. Операция выполняется за четыре временных такта. По t1 выполняется ЭО инвертирования кода, за счет подачи на вход 20 исполнительного импульса. Этот импульс по цепи ИЛИ 8, И 5, НЕ 14 поступает на "единичный" вход триггера 1, если до прихода триггер хранил код "нуля", и по цепи И 4, НЕ 13, если ранее триггер хранил код "единицы". Одновременно осуществляется формирование и запоминание потенциала переноса в тех разрядах, в которых до прихода исполнительного импульса хранился код "единицы". При этом импульс проходит по цепи И 4, ИЛИ 11, И 7, ИЛИ 11, 10. В нечетных разрядах сигнал проходит по цепи И 4, ИЛИ 11, И 25, ИЛИ 11. По t2 производится установка триггеров в "нуль" (вход установки триггеров в нуль на чертеже не приводится). По t3 выполняется ЭО сложения по модулю два (вторая). При этом исполнительный импульс поступает на вход 19 и проходит по цепи И 3, ИЛИ 8, И 5, НЕ 14, есл в И 3 младшего разряда по входу 24 поступает потенциал переноса. Если сигнала переноса нет, то И 3 "закрыт" и состояние триггера 1 не меняется. По t4 производится выполнение ЭО гашения переносов. При этом с шин 15 и 16 снимаются высокие потенциалы, что выключает элементы И 7, 25 и "гасит" потенциалы переносов во всех разрядах одновременно.3. Shift the code to the left. The operation is performed in four time steps. By t1, the inversion of the code is performed by supplying an executive pulse to input 20. This pulse on the chain OR 8, AND 5, NOT 14 goes to the “single” input of trigger 1, if the trigger stored the code “zero” before arrival, and on the circuit AND 4, NOT 13, if the trigger previously stored the code “one”. At the same time, the formation and storage of the transfer potential is carried out in those discharges in which the code "unit" was stored before the arrival of the actuating pulse. In this case, the pulse passes along the AND 4, OR 11, AND 7, OR 11, 10 circuit. In odd digits, the signal passes along the And 4, OR 11, AND 25, OR 11 circuit. Triggers are set to “zero” on t2 (input setting triggers to zero is not shown in the drawing). By t3, the addition EO is performed modulo two (second). In this case, the actuating impulse arrives at input 19 and passes through the AND 3, OR 8, AND 5, NOT 14 circuit, if the transfer potential arrives at AND 3 of the least significant bit at input 24. If there is no transfer signal, then AND 3 is “closed” and the state of trigger 1 does not change. At t4, the EO of extinguishing hyphenation is performed. At the same time, high potentials are removed from buses 15 and 16, which turns off the elements And 7, 25 and “quenches” the transfer potentials in all discharges at the same time.

4. Операция логического сложения. Выполняется за один временной такт. По t1 с выхода 16 снимается высокий потенциал, что приводит к появлению высокого потенциала на выходе НЕ 12, разрешающего прохождение исполнительного импульса через И 5. Если в данном разряде по входу 21 поступает сигнал кода "единицы", то исполнительный импульс по цепи вход 18, И 2, ИЛИ 8, И 5, НЕ 14 поступит на "единичный" вход триггера и установит его в "единицу". На этом выполнение ЭО закончено. (Для выполнения ЭО требуется дополнительно один вход элемента И 6)4. The operation of logical addition. It is performed in one time step. At t1, high potential is removed from output 16, which leads to the appearance of a high potential at output HE 12, which allows the executive pulse to pass through AND 5. If a "unit" code signal is received at input 21, then the executive pulse is connected to input 18, AND 2, OR 8, AND 5, NOT 14 will go to the “single” input of the trigger and set it to “unit”. This completes the completion of the EA. (To perform the EA, an additional one input of the And 6 element is required)

5. Операция логического умножения. По t1 на вход 17 подается управляющий потенциал, который по цепи ИЛИ 9, И 6 поступает на второй вход И 4. Одновременно на вход 21 подается инверсивный код второго сомножителя. Если в рассматриваемом разряде на входе 21 имеется высокий потенциал, то исполнительный импульс, поступивший по шине 18 через И 2, ИЛИ 8, И 4, НЕ 13, поступит на "нулевой" вход триггера и установит его в "нуль". Другие разряды сохранят свое состояние, если на входе 21 этих разрядов будет "нулевой" потенциал. На этом выполнение операции закончено. Время второго такта используется для подготовки объекта к выполнению последующих операций. (Для выполнения этой операции требуется увеличить оборудование объекта только на один вход элемента ИЛИ. В известных устройствах требуется три входа).5. The operation of logical multiplication. By t1, an input potential is supplied to input 17, which, through a chain OR 9, AND 6, is fed to a second input And 4. At the same time, an inverse code of the second factor is supplied to input 21. If the discharge under consideration has a high potential at input 21, then the executive pulse received via bus 18 through AND 2, OR 8, AND 4, NOT 13 will go to the “zero” input of the trigger and set it to “zero”. Other discharges will retain their state if there is a “zero” potential at the input of these 21 discharges. This completes the operation. The time of the second clock is used to prepare the object for subsequent operations. (To perform this operation, you need to increase the equipment of the object by only one input of the OR element. In known devices, three inputs are required).

6. ЭО приема кода "единицы" во все разряды. Выполняется за один такт. С входа 16 снимается высокий потенциал, а на вход 20 подается исполнительный импульс, который по цепи ИЛИ 8, И 5, НЕ 14 поступает на "единичный" вход триггера и устанавливает его в "единицу". (Выполнение этой ЭО не требует дополнительного оборудования).6. EO reception code "unit" in all digits. It is performed in one clock cycle. High potential is removed from input 16, and an executive pulse is applied to input 20, which is fed to the “single” trigger input via the circuit OR 8, AND 5, NOT 14 and sets it to “unit”. (The implementation of this EA does not require additional equipment).

7. Операция сложения по модулю два и инвертирования кодов рассмотрена при описании выполнения операции сложения и не требует дополнительных пояснений и оборудования.7. The operation of addition modulo two and inversion of codes is considered in the description of the operation of addition and does not require additional explanations and equipment.

Таким образом, предлагаемый объект позволяет повысить быстродействие выполнения операции сложения за счет сокращения в два раза временной задержки сигнала в цепях переноса и расширить перечень выполняемых операций при минимальных затратах оборудования.Thus, the proposed object allows to increase the speed of the addition operation by halving the time delay of the signal in the transfer circuits and expand the list of operations with minimal equipment costs.

Claims

1. The accumulating type adder containing in each category an RS-flip-flop, three NOT elements, six AND elements, four OR elements and five control buses, while the output of the first AND element is connected to the second input of the fourth OR element and to the first input of the first OR element , the output of the second AND element is connected to the third input of the first OR element, the output of which is connected to the first inputs of the third and fourth AND elements, the outputs of which through the first and second elements are NOT respectively connected to the “zero” and “single” inputs of the RS trigger the course of the first element is NOT connected to the third input of the second and third OR elements, the output of the second element is NOT connected to the third input of the fifth AND element, the output of which is connected to the first input of the fourth OR element, to the second input of the third AND element and to the input of the third element NOT, the output of which is connected to the second input of the fourth AND element, the “single” trigger output is connected to the first input of the second OR element, whose output is connected to the first input of the fifth AND element, the first control bus is connected to the first input of the first AND element, the second control bus is connected to the first input of the second AND element, the third control bus is connected to the second input of the second OR element, the fourth control bus is connected to the second input of the fifth AND element, the information bus of this discharge is connected to the second input of the first AND element, the outputs of the third and fourth OR elements are connected to the first and third inputs of the sixth AND element, the output of which is connected to the third input of the fourth OR element, the fourth input of the third element that OR and with the second input of the second element AND of the highest category, a fifth control bus is connected to the second input of the sixth element And, characterized in that the seventh element And is inserted into each odd digit, while in each odd discharge the first input of the seventh element And is connected to the fifth the control bus, its second input is connected to the output of the third OR element of the given category and the second inputs of the second AND element and the third OR element of the highest category, the second input of the third OR element is connected to the output of the seventh AND element, the output of the four th OR gate connected to the third input of the sixth AND gate, first and second inputs connected respectively to the outputs of the third and fourth members or LSB, output of the sixth AND gate connected to the first inputs of third OR element and of the older bits.

2. The device according to claim 1, characterized in that the sixth control bus is connected, connected to the second input of the first OR element of each discharge.