RU2016120702A - Звено связи многокристальной интегральной схемы - Google Patents

Звено связи многокристальной интегральной схемы Download PDF

Info

Publication number
RU2016120702A
RU2016120702A RU2016120702A RU2016120702A RU2016120702A RU 2016120702 A RU2016120702 A RU 2016120702A RU 2016120702 A RU2016120702 A RU 2016120702A RU 2016120702 A RU2016120702 A RU 2016120702A RU 2016120702 A RU2016120702 A RU 2016120702A
Authority
RU
Russia
Prior art keywords
data
signal
tracks
logic
window
Prior art date
Application number
RU2016120702A
Other languages
English (en)
Other versions
RU2656732C2 (ru
Inventor
Цзого Цз. У
Махеш ВАГ
ШАРМА Дебендра ДАС
Джеральд С. ПАСДАСТ
Анантхан АЙЯСАМИ
Сяобэй ЛИ
Роберт Дж. БЛЭНКЕНШИП
Роберт Дж. САФРАНЕК
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2016120702A publication Critical patent/RU2016120702A/ru
Application granted granted Critical
Publication of RU2656732C2 publication Critical patent/RU2656732C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G06F13/4273—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Information Transfer Systems (AREA)
  • Communication Control (AREA)

Claims (41)

1. Устройство, содержащее:
логику физического уровня, чтобы:
принимать данные по одной или более дорожкам для данных физического звена связи;
принимать действительный сигнал по другой из дорожек физического звена связи, причем действительный сигнал идентифицирует, что действительные данные следуют за подтверждением действительного сигнала по одной или более дорожкам для данных; и
принимать потоковый сигнал по другой из дорожек физического звена связи, причем потоковый сигнал должен идентифицировать тип данных на одной или более дорожках для данных.
2. Устройство по п. 1, в котором логика физического уровня дополнительно выполнена с возможностью передавать сигнал управления конечным автоматом звена связи по другой из дорожек физического звена связи.
3. Устройство по п. 1, в котором логика физического уровня дополнительно выполнена с возможностью передавать сигнал в боковой полосе через звено связи по боковой полосе.
4. Устройство по п. 1, в котором тип содержит протокол, связанный с данными, причем протокол является одним из множества протоколов, использующих физическое звено связи.
5. Устройство по п. 1, в котором тип содержит пакетные данные уровня звена связи.
6. Устройство по п. 5, в котором предназначены для облегчения переключения состояния звена связи для физического звена связи.
7. Устройство по п. 1, в котором логика физического уровня дополнительно выполнена с возможностью декодировать потоковый сигнал, чтобы идентифицировать, какой из множества различных протоколов применяется к данным.
8. Устройство по п. 7, в котором логика физического уровня дополнительно выполнена с возможностью пропускать данные к логике протокола верхнего уровня, соответствующей конкретному протоколу из множества протоколов, идентифицированных в потоковом сигнале.
9. Устройство по п. 8, дополнительно содержащее логику верхнего уровня каждого из множества протоколов.
10. Устройство по п. 7, в котором множество протоколов содержит по меньшей мере два из таких протоколов, как протокол Peripheral Component Interconnect (PCI), протокол PCI Express (PCIe), протокол Intel In-Die Interconnect (IDI) и протокол Quick Path Interconnect (QPI).
11. Устройство по п. 7, в котором логика физического уровня дополнительно выполнена с возможностью определять ошибки в каждом из множества протоколов.
12. Устройство по п. 11, в котором логика физического уровня дополнительно выполнена с возможностью определять ошибки в одном или более действительных сигналах и потоковых сигналах.
13. Устройство по п. 1, в котором логика физического уровня дополнительно выполнена с возможностью определять окно данных для данных, которые передаются по дорожкам для данных, при этом окно для данных соответствует действительному сигналу.
14. Устройство по п. 13, в котором окно данных соответствует символу данных и действительный сигнал должен подтверждаться в окне, непосредственно предшествующем окну, в котором данные должны передаваться.
15. Устройство по п. 14, в котором данные игнорируются на дорожках для данных в окне, непосредственно следующем за предыдущим окном, в котором действительный сигнал не подтверждается.
16. Устройство по п. 13, в котором каждый действительный сигнал, данные или потоковый сигнал выравниваются в соответствии с окнами данных, определенными для физического звена связи.
17. Устройство по п. 16, в котором потоковый сигнал передается в течение того же самого окна, что и данные.
18. Устройство по п. 11, в котором физическое звено связи соединяет два устройства в многокристальной интегральной схеме.
19. Устройство по п. 16, в котором логика физического уровня дополнительно выполнена с возможностью повторно центровать сигналы на дорожках физического звена связи, основываясь на действительном сигнале.
20. Способ, содержащий этапы, на которых:
принимают действительный сигнал по выделенной дорожке для действительного сигнала в первом окне, где дорожка для действительного сигнала является одной из множества дорожек звена связи для данных;
принимают данные по выделенным дорожкам для данных в звене связи для данных во время последующего второго окна; и
определяют, что данные, принятые во время последующего второго окна, являются действительными, основываясь на действительном сигнале во время первого окна.
21. Система, содержащая:
межсоединение, содержащее множество дорожек, причем множество дорожек содержат множество выделенных дорожек для данных, по меньшей мере одну выделенную дорожку для передачи действительного сигнала и по меньшей мере одну дорожку для передачи потокового сигнала;
первое устройство; и
второе устройство, средствами связи связанное с первым устройством, используя межсоединение.
22. Система по п. 21, в которой первое устройство содержит логику логического физического уровня, чтобы:
принимать данные по множеству дорожек для данных;
принимать действительный сигнал по дорожке для передачи действительного сигнала, причем действительный сигнал идентифицирует, что действительные данные должны следовать за подтверждением действительного сигнала по множеству дорожек для данных; и
принимать потоковый сигнал по дорожке для потокового сигнала, причем потоковый сигнал идентифицирует тип данных на множестве дорожек для данных.
23. Система по п. 22, в которой логика логического физического уровня дополнительно выполнена с возможностью передавать и принимать данные по звену связи боковой полосы, соединяющему логику логического физического уровня первого устройства с логикой логического физического уровня второго устройства.
24. Система по п. 21, в которой логика логического физического уровня дополнительно выполнена с возможностью:
передавать действительный сигнал на дорожке для действительного сигнала во время конкретного окна, причем действительный сигнал соответствует данным, которые должны передаваться по звену связи для данных;
передавать данные по множеству дорожек для данных во время другого окна, непосредственно следующего за конкретным окном; и
передавать потоковый сигнал по звену связи для потокового сигнала, причем потоковый сигнал кодируется, чтобы идентифицировать тип данных, переданных по множеству дорожек для данных.
25. Система по п. 24, в которой множество выделенных дорожек для данных, по меньшей мере одна выделенная дорожка для передачи действительного сигнала, и по меньшей мере одна дорожка для передачи потокового сигнала, содержит исходящие дорожки межсоединения и множество дорожек дополнительно содержат множество входящих выделенных дорожек для данных, по меньшей одну входящую выделенную дорожку для действительного сигнала и по меньшей мере одну входящую дорожку для потокового сигнала.
RU2016120702A 2013-12-26 2013-12-26 Звено связи многокристальной интегральной схемы RU2656732C2 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/077744 WO2015099719A1 (en) 2013-12-26 2013-12-26 Multichip package link

Publications (2)

Publication Number Publication Date
RU2016120702A true RU2016120702A (ru) 2017-11-30
RU2656732C2 RU2656732C2 (ru) 2018-06-06

Family

ID=53479385

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016120702A RU2656732C2 (ru) 2013-12-26 2013-12-26 Звено связи многокристальной интегральной схемы

Country Status (8)

Country Link
US (3) US10073808B2 (ru)
EP (3) EP3828717B1 (ru)
JP (1) JP6461959B2 (ru)
KR (2) KR101985157B1 (ru)
CN (2) CN108052463B (ru)
DE (1) DE112013007734B4 (ru)
RU (1) RU2656732C2 (ru)
WO (1) WO2015099719A1 (ru)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10335519B2 (en) 2011-04-20 2019-07-02 Trustees Of Tufts College Dynamic silk coatings for implantable devices
WO2014065879A1 (en) * 2012-10-22 2014-05-01 Venkatraman Iyer High performance interconnect physical layer
JP6461959B2 (ja) * 2013-12-26 2019-01-30 インテル コーポレイション マルチチップパッケージリンク
US9971733B1 (en) 2014-12-04 2018-05-15 Altera Corporation Scalable 2.5D interface circuitry
US9940287B2 (en) * 2015-03-27 2018-04-10 Intel Corporation Pooled memory address translation
CN107925507B (zh) * 2015-09-26 2021-05-11 英特尔公司 多芯片封装链路错误检测
US20200244397A1 (en) * 2015-09-26 2020-07-30 Intel Corporation Stream identifier lane protection
WO2017052663A1 (en) * 2015-09-26 2017-03-30 Intel Corporation Valid lane training
US9946674B2 (en) * 2016-04-28 2018-04-17 Infineon Technologies Ag Scalable multi-core system-on-chip architecture on multiple dice for high end microcontroller
KR102177541B1 (ko) * 2016-06-17 2020-11-11 후아웨이 테크놀러지 컴퍼니 리미티드 채널 정정 방법 및 디바이스 및 통신 시스템
US10846258B2 (en) * 2016-09-30 2020-11-24 Intel Corporation Voltage modulated control lane
US10152446B2 (en) * 2016-10-01 2018-12-11 Intel Corporation Link-physical layer interface adapter
PL3812900T3 (pl) 2016-12-31 2024-04-08 Intel Corporation Systemy, sposoby i aparaty do obliczania heterogenicznego
US10317459B2 (en) 2017-04-03 2019-06-11 Nvidia Corporation Multi-chip package with selection logic and debug ports for testing inter-chip communications
US11095556B2 (en) * 2017-06-30 2021-08-17 Intel Corporation Techniques to support multiple protocols between computer system interconnects
US20190004990A1 (en) * 2017-07-01 2019-01-03 Stephen R. Van Doren Techniques to support mulitple interconnect protocols for an interconnect
US11249779B2 (en) * 2017-09-01 2022-02-15 Intel Corporation Accelerator interconnect assignments for virtual environments
US10963035B2 (en) * 2017-10-11 2021-03-30 Qualcomm Incorporated Low power PCIe
KR102482896B1 (ko) 2017-12-28 2022-12-30 삼성전자주식회사 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치
US10402365B2 (en) * 2018-01-16 2019-09-03 Qualcomm Incorporated Data lane validation procedure for multilane protocols
US20190356412A1 (en) * 2018-05-16 2019-11-21 Qualcomm Incorporated Fast termination of multilane double data rate transactions
EP3877864A1 (en) 2018-11-09 2021-09-15 Xilinx, Inc. Streaming platform flow and architecture
US10698856B1 (en) * 2018-12-18 2020-06-30 Ati Technologies Ulc Alternative protocol selection
WO2020145956A1 (en) * 2019-01-09 2020-07-16 Hewlett-Packard Development Company, L.P. Data link changes based on requests
US11442876B2 (en) * 2019-05-30 2022-09-13 Intel Corporation System, apparatus and method for synchronizing multiple virtual link states over a package interconnect
CN110536541A (zh) * 2019-08-23 2019-12-03 天津市滨海新区信息技术创新中心 一种减小stub影响的PCB结构及设计方法
US11762802B2 (en) 2019-12-05 2023-09-19 Intel Corporation Streaming fabric interface
US10771108B1 (en) * 2019-12-17 2020-09-08 Cadence Design Systems, Inc. Crosstalk cancellation in a receiver
US11487683B2 (en) 2020-04-15 2022-11-01 AyDeeKay LLC Seamlessly integrated microcontroller chip
JP7164267B2 (ja) * 2020-12-07 2022-11-01 インテル・コーポレーション ヘテロジニアスコンピューティングのためのシステム、方法及び装置
JP2022105928A (ja) * 2021-01-05 2022-07-15 住友電気工業株式会社 光トランシーバおよび光トランシーバの制御方法
CN112817908B (zh) * 2021-02-05 2023-06-20 中国电子科技集团公司第五十八研究所 裸芯间高速扩展系统及其扩展方法
CN113051111B (zh) * 2021-03-05 2022-06-24 海光信息技术股份有限公司 多芯片模块故障识别处理方法及系统
JP2022143741A (ja) 2021-03-18 2022-10-03 キオクシア株式会社 半導体集積回路及びその動作方法
US20220327074A1 (en) * 2021-04-13 2022-10-13 SK Hynix Inc. PERIPHERAL COMPONENT INTERCONNECT EXPRESS (PCIe) SYSTEM AND METHOD OF OPERATING THE SAME
GB202105365D0 (en) * 2021-04-15 2021-06-02 Nordic Semiconductor Asa Handshake circuits
US20220318111A1 (en) * 2021-12-30 2022-10-06 Intel Corporation Compliance and debug testing of a die-to-die interconnect
US11765849B2 (en) 2022-02-16 2023-09-19 International Business Machines Corporation Daughter card plug detection
US20240004815A1 (en) * 2022-06-29 2024-01-04 Advanced Micro Devices, Inc. Scheduling training of an inter-chiplet interface
TWI838280B (zh) * 2023-05-23 2024-04-01 創意電子股份有限公司 晶粒之間的通訊系統及其操作方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62260262A (ja) * 1986-05-06 1987-11-12 Mitsubishi Electric Corp デ−タ転送制御装置
JP3332432B2 (ja) * 1992-12-15 2002-10-07 キヤノン株式会社 データ通信方法及び印刷制御装置
EP0706138A1 (en) * 1994-10-03 1996-04-10 International Business Machines Corporation Alternating data valid control signals for high performance data transfer
EP0863640A3 (en) 1997-03-04 2005-09-21 Texas Instruments Incorporated Improved physical layer interface device
US6141691A (en) * 1998-04-03 2000-10-31 Avid Technology, Inc. Apparatus and method for controlling transfer of data between and processing of data by interconnected data processing elements
US6556589B2 (en) 1998-04-17 2003-04-29 Advanced Micro Devices, Inc. Network transceiver for steering network data to selected paths based on determined link speeds
KR20080085096A (ko) * 2000-04-17 2008-09-22 노오텔 네트웍스 리미티드 무선 에어 인터페이스를 위한 이중 프로토콜층 자동 재송신요청 방법
US7464307B2 (en) * 2003-03-25 2008-12-09 Intel Corporation High performance serial bus testing methodology
US7209998B2 (en) * 2004-02-04 2007-04-24 Qualcomm Incorporated Scalable bus structure
US7844767B2 (en) * 2004-05-21 2010-11-30 Intel Corporation Method for identifying bad lanes and exchanging width capabilities of two CSI agents connected across a link
US20060041696A1 (en) * 2004-05-21 2006-02-23 Naveen Cherukuri Methods and apparatuses for the physical layer initialization of a link-based system interconnect
US8028143B2 (en) * 2004-08-27 2011-09-27 Qualcomm Incorporated Method and apparatus for transmitting memory pre-fetch commands on a bus
US7337250B1 (en) * 2004-12-30 2008-02-26 Emc Corporation Low latency data transmission method and system
KR20060081522A (ko) * 2005-01-10 2006-07-13 삼성전자주식회사 피씨아이 익스프레스의 바이트 스큐 보상방법 및 이를위한 피씨아이 익스프레스 물리 계층 수신기
KR20090019874A (ko) * 2006-05-31 2009-02-25 퀄컴 인코포레이티드 다수의 식별자에 기초하여 로밍 지원을 갖는 물리층 중계기
KR100776945B1 (ko) * 2006-09-27 2007-11-21 (재)대구경북과학기술연구원 직렬 데이터 전송 구현을 위한 메모리 유닛
KR100788299B1 (ko) * 2006-12-19 2007-12-27 (재)대구경북과학기술연구원 복수의 차동 레인을 공유하는 직렬전송 시스템
US9008244B2 (en) * 2008-11-10 2015-04-14 Broadcom Corporation Method and system for a combined signal detection for physical layer communication devices
CN101740937B (zh) * 2008-11-12 2012-08-29 富士康(昆山)电脑接插件有限公司 具有防尘盖的线缆连接器
JP2012515376A (ja) * 2009-01-12 2012-07-05 ラムバス・インコーポレーテッド クロック転送低電力シグナリングシステム
US8321719B2 (en) * 2009-09-25 2012-11-27 Intel Corporation Efficient clocking scheme for a bidirectional data link
KR20110080524A (ko) * 2010-01-06 2011-07-13 삼성전자주식회사 프로토콜 인터페이스 변환장치 및 방법
US8356155B2 (en) * 2010-09-13 2013-01-15 Advanced Micro Devices, Inc. Dynamic RAM Phy interface with configurable power states
US8751714B2 (en) * 2010-09-24 2014-06-10 Intel Corporation Implementing quickpath interconnect protocol over a PCIe interface
US8824489B1 (en) * 2011-04-26 2014-09-02 Marvell International Ltd. Physical layer (PHY) devices for use in automotive and industrial applications
KR101571278B1 (ko) * 2011-07-01 2015-11-24 퀄컴 인코포레이티드 시리얼 통신 시스템에서의 대기 전력 감소를 위한 시스템 및 방법
CN103326808B (zh) * 2012-03-21 2017-04-12 浙江大华技术股份有限公司 一种数据传输方法、装置及系统
US8549205B1 (en) 2012-05-22 2013-10-01 Intel Corporation Providing a consolidated sideband communication channel between devices
US8446903B1 (en) * 2012-05-22 2013-05-21 Intel Corporation Providing a load/store communication protocol with a low power physical unit
WO2014065879A1 (en) * 2012-10-22 2014-05-01 Venkatraman Iyer High performance interconnect physical layer
US9065722B2 (en) * 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
JP6461959B2 (ja) 2013-12-26 2019-01-30 インテル コーポレイション マルチチップパッケージリンク
US20160188519A1 (en) * 2014-12-27 2016-06-30 Intel Corporation Method, apparatus, system for embedded stream lanes in a high-performance interconnect

Also Published As

Publication number Publication date
EP3361391A1 (en) 2018-08-15
US10073808B2 (en) 2018-09-11
CN108052463A (zh) 2018-05-18
CN105765544B (zh) 2019-04-09
KR101985157B1 (ko) 2019-05-31
JP2017506010A (ja) 2017-02-23
US20200320031A1 (en) 2020-10-08
KR20160078417A (ko) 2016-07-04
EP3828717B1 (en) 2024-07-03
DE112013007734T5 (de) 2016-12-22
CN108052463B (zh) 2021-08-17
US20180300275A1 (en) 2018-10-18
EP3828717A2 (en) 2021-06-02
EP3361391B1 (en) 2021-01-27
EP3087491A1 (en) 2016-11-02
WO2015099719A1 (en) 2015-07-02
RU2656732C2 (ru) 2018-06-06
DE112013007734B4 (de) 2023-03-30
JP6461959B2 (ja) 2019-01-30
CN105765544A (zh) 2016-07-13
KR20180030938A (ko) 2018-03-26
US10552357B2 (en) 2020-02-04
KR101925694B1 (ko) 2018-12-05
EP3087491B1 (en) 2018-12-05
EP3828717A3 (en) 2021-06-09
EP3087491A4 (en) 2017-08-30
US11003610B2 (en) 2021-05-11
US20170083475A1 (en) 2017-03-23

Similar Documents

Publication Publication Date Title
RU2016120702A (ru) Звено связи многокристальной интегральной схемы
CN100549996C (zh) 数据解扰码电路
JP2016538747A5 (ru)
JP2013123140A5 (ru)
US9621303B2 (en) Method and apparatus for valid encoding
EP2600535A4 (en) METHOD, DEVICE AND SYSTEM FOR CONFIGURING A DEMODULATION REFERENCE SIGNAL
FI3832976T3 (fi) Radiosignaalien kantajan vaihto radioliitynnässä
CN107592250B (zh) 基于航空fc总线多速率自适应测试设备
RU2012103480A (ru) Способ ограничения объема сетевого трафика, поступающего на локальный узел, действующий согласно протоколу ethernet промышленного применения
CN102946294A (zh) 一种高速串行通信通道之间去偏差的方法
WO2012037517A3 (en) Bit error rate checker receiving serial data signal from an eye viewer
CN107112985A (zh) 一种用于检测信号丢失的系统和方法
CN103795520B (zh) 一种基于fpga报文实时同步方法
JP2017208710A5 (ru)
CN103116564A (zh) 一种时隙复用的单条双向背板总线及其冗余保护方法
CN102394734A (zh) 无极性连接的rs485通讯系统及其控制方法
EP2938020B1 (en) Differential signal inversion correction circuit and method therefor
WO2014133864A3 (en) A machine communication system and a communication unit
CN103765799B (zh) 电气空闲状态处理方法及快速外设组件互联pcie设备
US8731073B1 (en) In-band lane alignment for a multi-lane transceiver
WO2014037131A3 (en) Optical communication method for transmitting an information signal
CN104486208B (zh) 面向板级多通道并行总线的报文边界定位方法及装置
WO2015024499A1 (zh) 一种序列传输、接收装置及方法
KR20130133007A (ko) 이더넷 전송의 선 순차 조절 장치 및 방법
RU2018139479A (ru) Устройство связи, способ связи, программа и система связи