KR20180030938A - 멀티칩 패키지 링크 - Google Patents

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Abstract

물리 링크의 하나 이상의 데이터 레인을 통해 데이터를 수신하고, 물리 링크의 레인 중 다른 레인을 통해, 유효 데이터가 하나 이상의 데이터 레인상의 유효 신호의 어써션 뒤에 나오는 것을 식별하는, 유효 신호를 수신하고, 물리 링크의 레인 중 다른 레인을 통해, 하나 이상의 데이터 레인상의 데이터의 타입을 식별하는 스트림 신호를 수신하는 물리 계층 로직이 제공된다.

Description

멀티칩 패키지 링크{MULTICHIP PACKAGE LINK}
본 개시는 컴퓨팅 시스템에 관한 것으로, 특히 (배타적이지 않으나) 포인트-투-포인트 인터커넥트에 관한 것이다.
반도체 처리 및 로직 설계의 발전으로 말미암아 집적 회로 디바이스 상에서 존재할 수 있는 로직의 양적 증가가 가능하게 되었다. 그 결과로서, 컴퓨터 시스템 구성은 한 시스템 내의 단일 또는 복수의 집적 회로에서부터 개개의 집적 회로상에 존재하는 다중 코어, 다중 하드웨어 쓰레드, 및 다중 논리 프로세서뿐만 아니라, 그러한 프로세서 내에서 집적된 다른 인터페이스에 이르기까지 진화하였다. 프로세서 또는 집적 회로는 전형적으로 단일의 물리적인 프로세서 다이를 포함하는데, 이 프로세서 다이는 임의의 개수의 코어, 하드웨어 쓰레드, 논리 프로세서, 인터페이스, 메모리 제어기 허브 등을 포함할 수 있다.
더 많은 처리 능력을 더 작은 패키지 내에 맞추어 넣는 역량이 더 커진 결과로서, 소형의 컴퓨팅 디바이스의 인기가 증가하고 있다. 스마트폰, 태블릿, 울트라신 노트북, 및 다른 사용자 장비가 기하급수적으로 증가하였다. 그러나 이렇게 소형의 디바이스는 데이터 저장 및 폼 팩터를 초과하는 복잡한 처리를 모두 서버에 의존하고 있다. 그 결과, 고성능 컴퓨팅 마켓(즉, 서버 공간)의 수요가 또한 증가하였다. 예를 들면, 현대의 서버에서는 컴퓨팅 능력을 높이기 위해 일반적으로 다중 코어를 가진 단일 프로세서뿐만 아니라, (다중 소켓이라고도 지칭하는) 다중 물리 프로세서가 존재한다. 그러나 컴퓨팅 시스템에서 장치의 개수와 함께 처리 능력이 증가함에 따라서, 소켓과 다른 장치 간의 통신이 더욱 중요해지고 있다.
실제로, 애초에 전기 통신을 취급하였던 전통적인 멀티-드롭 버스로부터 고속의 통신을 용이하게 해주는 완전히 발달한 인터커넥트 아키텍처에 이르기까지 인터커넥트 기술이 성장하였다. 불행하게도, 더욱 높은 속도로 소모해버리는 미래의 프로세서의 수요로서, 해당하는 수요는 기존의 인터커넥트 아키텍처의 역량에 집중되고 있다.
도 1은 인터커넥트 아키텍처를 포함하는 컴퓨팅 시스템의 실시예를 예시한다.
도 2는 계층화된 스택(layered stack)을 포함하는 인터커넥트 아키텍처의 실시예를 예시한다.
도 3은 인터커넥트 아키텍처 내부에서 생성되거나 수신되는 요청 또는 패킷의 실시예를 예시한다.
도 4는 인터커넥트 아키텍처의 송신기와 수신기 쌍의 실시예를 예시한다.
도 5는 멀티칩 패키지의 실시예를 예시한다.
도 6은 멀티칩 패키지 링크(multichip package link, MCPL)의 간략화한 블록도이다.
도 7은 예시적인 MCPL에서 예시적인 시그널링의 표현이다.
도 8은 예시적인 MCPL 내 데이터 레인을 예시하는 간략화한 블록도이다.
도 9는 MCPL의 실시예에서 예시적인 크로스토크 제거 기술을 예시하는 간략화한 블록도이다.
도 9는 MCPL의 실시예에서 예시적인 크로스토크 제거 기술을 예시하는 간략화한 회로도이다.
도 11은 MCPL의 간략화한 블록도이다.
도 12는 논리 PHY 인터페이스(logical PHY interface, LPIF)를 이용하여 다중 프로토콜의 상위 계층 로직과 인터페이싱하는 MCPL의 간략화한 블록도이다.
도 13은 링크의 복구와 관련하여 예시적인 MCPL에서 예시적인 시그널링의 표현이다.
도 14a 내지 도 14c는 예시적인 MCPL의 레인상의 데이터의 예시적인 비트 맵핑이다.
도 15는 예시적인 링크 상태 머신의 일부분의 표현이다.
도 16은 링크의 예시적인 센터링과 연관된 흐름의 표현이다.
도 17은 예시적인 링크 상태 머신의 표현이다.
도 18은 저전력 상태에 진입하는 시그널링의 표현이다.
도 19는 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 예시한다.
도 20은 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 예시한다.
도 21은 프로세서의 블록도의 실시예를 예시한다.
도 22는 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 예시한다.
도 23은 다중 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 예시한다.
도 24는 시스템 온 칩(System on Chip, SoC)으로서 구현된 예시적인 시스템을 예시한다.
여러 도면에서 동일한 참조 부호 및 표시는 동일한 요소를 나타낸다.
하기 설명에서, 특정 형태의 프로세서 및 시스템 구성, 특정 하드웨어 구조, 특정 아키텍처적 및 마이크로 아키텍처적 세부사항, 특정 레지스터 구성, 특정 명령어 타입, 특정 시스템 컴포넌트, 특정 측정치/높이, 특정 프로세서 파이프라인 스테이지, 및 동작 등의 예와 같은 많은 특정한 세부 사항이 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나 본 기술에서 통상의 지식을 가진 자들에게는 이러한 특정 세부사항이 본 발명의 주제를 실시하기 위해 반드시 이용될 필요가 있지 않다는 것이 자명할 것이다. 다른 사례에서, 본 발명을 불필요하게 모호하지 않도록 하기 위해, 특정하고 대안적인 프로세서 아키텍처, 설명된 알고리즘에 대한 특정 로직 회로/코드, 특정 펌웨어 코드, 특정 로직 구성, 특정 제조 기술 및 재료, 특정 컴파일러 구현, 코드 내 알고리즘의 특정 표현, 특정 파워다운 및 게이팅 기술/로직, 및 컴퓨터 시스템의 다른 특정 동작의 세부사항과 같은 널리 공지된 컴포넌트 또는 방법에 관해서는 자세하게 설명하지 않았다.
비록 다음과 같은 실시예가 컴퓨팅 플랫폼이나 마이크로프로세서와 같은 특정 집적 회로에서 에너지 보존 및 에너지 효율에 관하여 설명될 수 있을지라도, 다른 실시예는 다른 형태의 집적 회로 및 로직 디바이스에 적용 가능하다. 본 명세서에서 설명되는 실시예의 유사한 기술 및 가르침은 더 나은 에너지 효율 및 에너지 보전으로부터 또한 이득을 받을 수 있는 다른 형태의 회로 또는 반도체 디바이스에 적용될 수 있다. 예를 들면, 설명된 실시예는 데스크톱 컴퓨터 시스템 또는 울트라북TM으로 한정되지 않는다. 그리고 또한, 휴대형 디바이스, 태블릿, 다른 신(thin) 노트북, 시스템 온 칩(systems on a chip, SOC) 디바이스, 및 임베디드 애플리케이션과 같은 다른 디바이스에서도 사용될 수 있다. 휴대형 디바이스의 몇 가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대정보 단말기(personal digital assistant, PDA), 및 휴대 PC를 포함한다. 임베디드 애플리케이션은 통상적으로 아래에서 교시된 기능 및 동작을 수행할 수 있는 마이크로컨트롤러, 디지털 신호 프로세서(digital signal processor, DSP), 시스템 온 칩, 네트워크 컴퓨터(network computer, NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(wide area network, WAN) 스위치, 또는 임의의 다른 시스템을 포함한다. 더욱이, 본 명세서에서 설명된 장치, 방법 및 시스템은 물리적인 컴퓨팅 디바이스로 한정되지 않고, 에너지 보존 및 효율을 위해 소프트웨어를 최적화하는 것에도 관련될 수 있다. 아래의 설명에서 즉시 명백해지는 바와 같이, 본 명세서에서 설명된 방법, 장치 및 시스템의 실시예는 (하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합과 관련한 것이든 아니든) 성능 고려 사항과 장차 균형을 이루는 '녹색 기술'에 중요하게 고려될 수 있다.
컴퓨팅 시스템이 발달하면서, 컴퓨팅 시스템 내 컴포넌트들은 더욱 복잡해지고 있다. 그 결과 컴포넌트들 사이를 연결하고 통신하게 하는 인터커넥트 아키텍처 또한 최적한 컴포넌트 동작에 필요한 대역폭 요구가 충족되는 것을 보장하기 위해 복잡도가 증가되고 있다. 그뿐만 아니라, 다양한 세분된 시장은 시장의 요구에 맞는 인터커넥트 아키텍처의 다양한 양상을 요구하고 있다. 예를 들면, 서버는 고성능을 요구하는데 반해, 모바일 에코시스템은 때로는 절전을 위해 전체 성능을 희생할 수 있다. 그렇지만, 이것은 절전을 극대화하면서 최고로 가능한 성능을 제공하려는 대부분의 패브릭의 한 가지 목적이다. 아래에서, 본 명세서에서 설명된 본 발명의 양태로부터 잠재적으로 이득을 받게 될 복수의 인터커넥트가 논의된다.
하나의 인터커넥트 패브릭 아키텍처는 PCIe 아키텍처를 포함한다. PCIe의 기본적인 목표는 여러 세분 시장, 즉 클라이언트(데스크톱 및 모바일), 서버(표준 및 기업), 및 임베디드 및 통신 디바이스를 연결해주는 개방형 아키텍처에서 여러 벤더들의 컴포넌트 및 디바이스를 상호 동작할 수 있게 하는 것이다. PCI 익스프레스는 다양한 미래의 컴퓨팅 및 통신 플랫폼을 목적으로 정의된 고성능의 범용 I/O 인터커넥트이다. 그의 사용 모델, 적재-저장(load-store) 아키텍처, 및 소프트웨어 인터페이스와 같은 일부 PCI 속성은 개정을 통해 유지되어 온 반면, 이전의 병렬 버스 구현은 뛰어난 확장성의 완전 직렬 인터페이스로 대체되었다. PCI 익스프레스의 최신 버전은 새로운 레벨의 성능 및 특징을 넘겨주기 위해 최신의 포인트-투-포인트 인터커넥트, 스위치-기반 기술, 및 패킷화된 프로토콜을 활용한다. 전력 관리, 서비스 품질(Quality Of Service, QoS), 핫-플러그/핫-스왑 지원, 데이터 무결성, 및 오류 처리는 PCI 익스프레스에 의해 지원되는 최신의 특징들 중 일부이다.
도 1을 참조하면, 한 세트의 컴포넌트들을 상호접속하는 포인트-투-포인트 링크로 구성된 일 실시예가 도시된다. 시스템(100)은 제어기 허브(115)에 연결된 프로세서(105) 및 시스템 메모리(110)를 포함한다. 프로세서(105)는 마이크로프로세서, 호스트 프로세서, 임베디드 프로세서, 코-프로세서, 또는 여타 프로세서와 같은 임의의 프로세싱 요소를 포함할 수 있다. 프로세서(105)는 프론트-사이드 버스(front-side bus, FSB)(106)를 통해 제어기 허브(115)에 연결된다. 일 실시예에서, FSB(106)는 아래에서 설명되는 바와 같이 직렬의 포인트-투-포인트 인터커넥트이다. 다른 실시예에서, 링크(106)는 다양한 인터커넥트 표준을 준용하는 직렬의 차동 인터커넥트 아키텍처를 포함한다.
시스템 메모리(110)는 시스템(100) 내 디바이스에 의해 액세스 가능한 랜덤 액세스 메모리(random access memory, RAM), 비-휘발성(non-volatile, NV) 메모리, 또는 여타 메모리와 같은 임의의 메모리 디바이스를 포함한다. 시스템 메모리(110)는 메모리 인터페이스(116)를 통해 제어기 허브(115)에 연결된다. 메모리 인터페이스의 예는 더블-데이터 레이트(double-data rate, DDR) 메모리 인터페이스, 듀얼-채널 DDR 메모리 인터페이스, 및 다이나믹 RAM(dynamic RAM, DRAM) 메모리 인터페이스를 포함한다.
일 실시예에서, 제어기 허브(115)는 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect Express, PCIe 또는 PCIE) 상호 접속 아키텍처 내 루트 허브, 루트 콤플렉스, 또는 루트 제어기다. 제어기 허브(115)의 예는 칩셋, 메모리 제어기 허브(memory controller hub, MCH), 노스브릿지, 인터커넥트 제어기 허브(interconnect controller hub, ICH), 사우스브릿지, 및 루트 제어기/허브를 포함한다. 종종 칩셋이라는 용어는 물리적으로 별개인 두 개의 제어기 허브, 즉 인터커넥트 제어기 허브(ICH)에 연결된 메모리 제어기 허브(MCH)를 말한다. 본 발명의 시스템은 종종 프로세서(105)와 함께 집적된 MCH를 포함하지만, 제어기(115)는 아래에서 설명되는 바와 유사한 방식으로 I/O 디바이스와 통신한다는 것을 주목하여야 한다. 일부 실시예에서, 옵션으로 피어-투-피어 라우팅이 루트 콤플렉스(115)를 통해 지원된다.
여기서, 제어기 허브(115)는 직렬 링크(119)를 통해 스위치/브릿지(120)에 연결된다. 인터페이스/포트(117 및 121)라고도 지칭될 수 있는 입력/출력 모듈(117 및 121)은 제어기 허브(115)와 스위치(120) 사이의 통신을 제공하는 계층화된 프로토콜 스택을 포함/구현할 수 있다. 일 실시예에서, 복수의 디바이스가 스위치(120)에 연결될 수 있다.
스위치/브릿지(120)는 패킷/메시지를 디바이스(125)로부터 업스트림으로, 즉 루트 콤플렉스를 향한 계층 위쪽의 제어기 허브(115)로 라우팅하며 다운스트림으로, 즉 루트 제어기로부터 계층 아래쪽으로, 프로세서(105) 또는 시스템 메모리(110)로부터 디바이스(125)로 라우팅한다. 일 실시예에서, 스위치(120)는 복수의 가상 PCI 간 브릿지 디바이스(virtual PCI-to-PCI bridge device)의 로직 어셈블리라고 지칭된다. 디바이스(125)는 I/O 디바이스, 네트워크 인터페이스 제어기(Network Interface Controller, NIC), 애드-인(add-in) 카드, 오디오 프로세서, 네트워크 프로세서, 하드-드라이브, 저장 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 이동식 저장 디바이스, 파이어와이어 디바이스, 범용 직렬 버스(Universal Serial Bus, USB) 디바이스, 스캐너, 및 기타 입력/출력 디바이스와 같은 전자 시스템에 연결되는 임의의 내부 또는 외부 디바이스나 컴포넌트를 포함한다. 종종 PCIe에 대한 방언으로, 이를테면 디바이스는 엔드포인트라고 지칭된다. 비록 구체적으로 도시되지 않을지라도, 디바이스(125)는 레거시 또는 다른 버전의 PCI 디바이스를 지원하는 PCIe 대 PCI/PCI-X 브릿지를 포함할 수 있다. PCIe 내 엔드포인트 디바이스는 종종 레거시, PCIe, 또는 루트 콤플렉스 통합 엔드포인트라고 분류되기도 한다.
그래픽 가속기(130) 또한 직렬 링크(132)를 통해 제어기 허브(115)에 연결될 수 있다. 일 실시예에서, 그래픽 가속기(130)는 ICH에 연결된 MCH에 연결된다. 그러면 스위치(120) 및 이에 따른 I/O 디바이스(125)는 ICH에 연결된다. I/O 모듈(131 및 118) 또한 그래픽 가속기(130)와 제어기 허브(115) 사이에서 통신하는 계층화된 프로토콜 스택을 구현한다. 앞에서 MCH의 설명과 마찬가지로, 그래픽 제어기 또는 그래픽 가속기(130) 자체는 프로세서(105) 내에 통합될 수 있다.
도 2를 참조하면, 계층화된 프로토콜 스택의 실시예가 예시된다. 계층화된 프로토콜 스택(200)은 퀵 패스 인터커넥트(Quick Path Interconnect, QPI) 스택, PCIe 스택, 차세대 고성능 컴퓨팅 인터커넥트(next generation high performance computing interconnect, HPI) 스택, 또는 다른 계층화된 스택과 같은 임의 형태를 포함한다. 도 1 내지 도 4를 참조하여 바로 아래의 설명은 PCIe 스택과 관련될지라도, 다른 인터커넥트 스택에도 동일한 개념이 적용될 수 있다. 일 실시예에서, 프로토콜 스택(200)은 트랜잭션 계층(205), 링크 계층(210), 및 물리 계층(220)을 포함하는 PCIe 프로토콜 스택이다. 도 1에서 인터페이스(117, 118, 121, 122, 126, 및 131)와 같은 인터페이스는 통신 프로토콜 스택(200)으로서 대표될 수 있다. 통신 프로토콜 스택이라는 표현은 프로토콜 스택을 구현/포함하는 모듈 또는 인터페이스라고도 지칭될 수 있다.
PCI 익스프레스는 패킷을 사용하여 컴포넌트들 사이에서 정보를 전달한다. 패킷은 트랜잭션 계층(205) 및 데이터 링크 계층(210)에서 형성되어 정보를 송신 컴포넌트로부터 수신 컴포넌트로 전달한다. 송신된 패킷은 다른 계층을 통해 흐르므로, 패킷은 그러한 계층에서 패킷을 처리하는데 필요한 부가적인 정보로 확장된다. 수신 측에서, 역 처리가 수행되며 패킷은 이들의 물리 계층(220) 표현으로부터 데이터 링크 계층(210) 표현으로 변환되고 최종적으로 (트랜잭션 계층 패킷의 경우) 수신 디바이스의 트랜잭션 계층(205)에 의해 처리될 수 있는 형태로 변환된다.
트랜잭션 계층
일 실시예에서, 트랜잭션 계층(205)은 디바이스의 프로세싱 코어와 인터커넥트 아키텍처, 이를테면 데이터 링크 계층(210)과 물리 계층(220) 사이에서 인터페이스를 제공한다. 이와 관련하여, 트랜잭션 계층(205)의 주요 기능은 패킷(즉, 트랜잭션 계층 패킷(transaction layer packet) 또는 TLP)의 조립과 해체이다. 트랜잭션 계층(205)은 전형적으로 TLP에 대하여 신용 기반 흐름 제어(credit-based flow control)를 관리한다. PCIe는 스플릿 트랜잭션(split transaction), 즉 타겟 디바이스가 응답에 필요한 데이터를 수집하는 동안 링크로 하여금 다른 트래픽을 전달하게 해주는, 요청과 응답이 시간적으로 분리되어 있는 트랜잭션을 구현한다.
또한 PCIe는 신용 기반 흐름 제어를 활용한다. 이러한 체계에서, 디바이스는 트랜잭션 계층(205)에서 각각의 수신 버퍼마다 초기의 신용 수량을 광고한다. 도 1의 제어기 허브(115)와 같이, 링크의 반대편에 있는 외부 디바이스는 각각의 TLP에 의해 소비된 신용의 개수를 카운트한다. 트랜잭션은 만일 그 트랜잭션이 신용 한계치를 초과하지 않으면 송신될 수 있다. 응답을 수신하면, 크레딧 수량이 복원된다. 신용 체계의 장점은 신용 제한에 처하지 않으면, 신용 반환의 지연은 성능에 영향을 미치지 않는다는 것이다.
일 실시예에서, 네 개의 트랜잭션 어드레스 공간은 구성 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간, 및 메시지 어드레스 공간을 포함한다. 메모리 공간 트랜잭션은 데이터를 메모리-매핑된 장소로/로부터 전달하는 읽기 요청 및 쓰기 요청 중 하나 이상을 포함한다. 일 실시예에서, 메모리 공간 트랜잭션은 두 가지 상이한 어드레스 포맷, 예를 들면, 32-비트 어드레스와 같이 짧은 어드레스 포맷, 또는 64-비트 어드레스와 같이 긴 어드레스 포맷을 사용할 수 있다. 구성 공간 트랜잭션은 PCIe 디바이스의 구성 공간에 액세스하는데 사용된다. 구성 공간으로의 트랜잭션은 읽기 요청 및 쓰기 요청을 포함한다. 메시지 공간 트랜잭션(또는 간단히 메시지)는 PCIe 에이전트들 간의 대역-내(in-band) 통신을 지원하기 위해 정의된다.
그러므로 일 실시예에서, 트랜잭션 계층(205)은 패킷 헤더/패이로드(206)를 조립한다. 현재 패킷 헤더/패이로드의 포맷은 PCIe 사양서 웹사이트에서 PCIe 사양서에서 찾아볼 수 있다.
이제 도 3을 참조하면, PCIe 트랜잭션 서술자가 예시된다. 일 실시예에서, 트랜잭션 서술자(300)는 트랜잭션 정보를 운반하는 메커니즘이다. 이와 관련하여, 트랜잭션 서술자(300)는 시스템에서 트랜잭션의 식별(identification)을 지원한다. 다른 잠재적인 사용례는 디폴트 트랜잭션 정렬 및 트랜잭션의 채널과의 연계의 추적 수정을 포함한다.
트랜잭션 서술자(300)는 글로벌 식별자 필드(302), 속성 필드(304) 및 채널 식별자 필드(306)를 포함한다. 예시된 예에서, 글로벌 식별자 필드(302)는 로컬 트랜잭션 식별자 필드(308) 및 소스 식별자 필드(310)를 포함하는 것으로 도시된다. 일 실시예에서, 글로벌 트랜잭션 식별자(302)는 모든 미해결 요청(outstanding request)에 고유하다.
일 구현예에 따르면, 로컬 트랜잭션 식별자 필드(308)는 요청 에이전트에 의해 생성되는 필드이며, 그 요청 에이전트에게 완료를 요구하는 모든 미처리 요청에 고유하다. 그뿐만 아니라, 이 예에서, 소스 식별자(310)는 PCIe 계층구조 내에서 요청자 에이전트를 고유하게 식별한다. 따라서, 소스 ID(310)와 함께, 로컬 트랜잭션 식별자(308) 필드는 계층 도메인 내에서 트랜잭션의 전역적인 식별을 제공한다.
속성 필드(304)는 트랜잭션의 특성 및 관계를 명시한다. 이와 관련하여, 속성 필드(304)는 트랜잭션의 디폴트 처리의 수정을 허용하는 부가 정보를 제공하기 위해 잠재적으로 사용된다. 일 실시예에서, 속성 필드(304)는 우선순위 필드(312), 예약 필드(314), 순서 필드(316), 및 노-스누프(no-snoop) 필드(318)를 포함한다. 여기서, 우선순위 서브필드(312)는 트랜잭션에 우선순위를 할당하는 개시자(initiator)에 의해 수정될 수 있다. 예약 속성 필드(314)는 미래를 위해 예약으로 남겨 놓거나 또는 벤더-정의(vendor-defined) 용도로 남겨 놓는다. 우선순위 또는 보안 속성을 이용하는 있음직한 사용례 모델은 예약 속성 필드를 이용하여 구현될 수 있다.
이 예에서, 순서 속성 필드(316)는 디폴트 정렬 규칙(default ordering rules)을 수정할 수 있는 정렬의 타입을 전달하는 옵션 정보를 공급하기 위해 사용될 수 있다. 일 예의 구현예에 따르면, "0"라는 정렬 속성은 디폴트 정렬 규칙을 적용한다는 것을 나타내며, "1"이라는 정렬 속성은 완화된 정렬(relaxed ordering)를 나타내는데, 쓰기(write)는 동일한 방향으로 쓰기를 진행할 수 있으며, 읽기 완료(read completion)는 동일한 방향으로 쓰기를 진행할 수 있다. 스누프 속성 필드(318)는 트랜잭션이 스누프되는지를 결정하기 위해 사용된다. 도시된 바와 같이, 채널 ID 필드 필드(306)는 트랜잭션이 연관되어 있는 채널을 식별한다.
링크 계층
데이터 링크 계층(210)이라고도 지칭되는 링크 계층(210)은 트랜잭션 계층(205)과 물리 계층(220) 사이의 중간 단계로서 작용한다. 일 실시예에서, 데이터 링크 계층(210)의 기능은 두 컴포넌트들 사이에서 트랜잭션 계층 패킷(Transaction Layer Packet, TLP)을 교환하기 위한 신뢰할 수 있는 메커니즘을 제공하는 것이다. 데이터 링크 계층(210)의 일 측은 트랜잭션 계층(205)에 의해 조립되는 TLP를 받아들이고, 패킷 시퀀스 식별자(211) 즉, 식별 번호 또는 패킷 번호를 적용하고, 오류 검출 코드, 즉 CRC(212)를 계산하여 적용하고, 수정된 TLP를 물리 계층(820)에 제공하여 물리 계층을 통해 외부 디바이스로 전송한다.
물리 계층
일 실시예에서, 물리 계층(220)은 패킷을 외부 디바이스에 물리적으로 송신하는 논리 서브블록(221) 및 전기 서브블록(222)을 포함한다. 여기서 논리 서브블록(221)은 물리 계층(221)의 "디지털" 기능에 필요한 역할을 수행한다. 이와 관련하여, 논리 서브블록은 물리 서브블록(222)에 의해 전송하기 위한 발송 정보를 준비하는 송신 섹션과, 수신된 정보를 링크 계층(210)에 전달하기 전에 수신된 정보를 식별하고 준비하는 수신 섹션을 포함한다.
물리 블록(222)은 송신기와 수신기를 포함한다. 송신기는 논리 서브블록(2821)에 의해, 송신기가 직렬화하여 외부 디바이스에 송신하는 심볼을 공급받는다. 수신기는 외부 디바이스로부터 직렬화된 심볼을 공급받고 수신된 신호를 비트스트림으로 변환한다. 비트스트림은 역직렬화되어 논리 서브블록(221)에 공급된다. 일 실시예에서, 8b/10b 송신 코드가 채용되고, 10-비트 심볼이 송신되고/수신된다. 여기서, 패킷을 프레임(223)으로 구성하기 위해 특수한 심볼이 사용된다. 또한 일 예에서, 수신기는 또한 입력되는 직렬 스트림으로부터 복구된 심볼 클록을 제공한다.
앞에서 설명된 바와 같이, 비록 트랜잭션 계층(205), 링크 계층(210) 및 물리 계층(2820)이 PCIe 프로토콜 스택의 특정 실시예에 관하여 설명되었지만, 계층화된 프로토콜 스택은 그렇게 제한되지 않는다. 실제로, 임의의 계층화된 프로토콜이 포함되고/구현될 수 있다. 일 예로서, 계층화된 프로토콜로서 표현되는 포트/인터페이스는, (1) 패킷을 조립하는 제 1 계층 즉, 트랜잭션 계층과, 패킷을 순차적으로 배열하는 제 2 계층 즉, 링크 계층과, 패킷을 송신하는 제 3 계층 즉, 물리 계층을 포함할 수 있다. 특정 예로서, 공통 표준 인터페이스(common standard interface, CSI) 계층화된 프로토콜이 활용된다.
다음으로 도 4를 참조하면, PCIe 직렬 포인트-투-포인트 패브릭의 실시예가 도시된다. PCIe 직렬 포인트-투-포인트 링크의 실시예가 예시되지만, 직렬 포인트-투-포인트는 직렬 데이터를 송신하기 위한 임의의 송신 경로를 포함하므로, 직렬 포인트-투-포인트 링크는 그렇게 한정되지 않는다. 도시된 실시예에서, 기본 PCIe 링크는 두 개의 저 전압의 차동 구동된 신호 쌍들, 즉 송신 쌍(406/411) 및 수신 쌍(412/407)을 포함할 수 있다. 따라서, 디바이스(405)는 데이터를 디바이스(410)로 송신하는 송신 로직(406) 및 데이터를 디바이스(410)로부터 수신하는 수신 로직(407)을 포함한다. 다시 말해서, 두 개의 송신 경로, 즉 경로(416 및 417), 및 두 개의 수신 경로, 즉 경로(418 및 419)가 PCIe 링크에 포함된다.
송신 경로는 송신 회선, 구리 회선, 광 회선, 무선 통신 채널, 적외선 통신 링크, 또는 다른 통신 경로와 같이 데이터를 송신하기 위한 임의의 경로를 말한다. 두 디바이스, 이를테면 디바이스(405)와 디바이스(410) 사이의 접속은 링크(415)와 같은 링크라고 지칭된다. 링크는 하나의 레인(lane)을 지원할 수 있고, 각각의 레인은 한 세트의 차동 신호 쌍(하나의 쌍은 송신용, 하나의 쌍은 수신용)을 나타낸다. 대역폭을 조정하기 위해, 링크는 xN으로 표기된 복수의 레인을 합친 것일 수 있으며, 여기서 N은 예를 들어 1, 2, 4, 8, 12, 16, 32, 64, 또는 그 보다 넓은 임의의 지원된 링크 폭이다.
차동 쌍은 레인(416 및 417)과 같이 차동 신호를 송신하는 두 개의 송신 경로를 말한다. 일 예로서, 회선(416)이 저전압 레벨에서 고전압 레벨로 토글할 때, 즉 상승 에지일 때, 회선(417)은 하이 로직 레벨에서 로우 로직 레벨로, 즉 하강 에지로 진행한다. 차동 신호는 잠재적으로 더 양호한 신호 무결성(signal integrity), 즉 크로스-커플링, 전압 오버슈트/언더슈트, 링잉 등과 같은 더 양호한 전기적 특성을 보여준다. 이것은 송신 주파수를 더 빠르게 해줄 수 있는 더 나은 타이밍 윈도우를 가능하게 해준다.
도 5는 예시적인 멀티칩 패키지 링크(multi-chip package link, MCPL)(520)를 이용하여 통신으로 접속된 둘 이상의 칩 또는 다이(예를 들면, 510, 515)를 포함하는 예시적인 멀티칩 패키지(505)를 예시하는 간략화한 블록도(500)이다. 도 5는 예시적인 MCPL(520)을 이용하여 접속된 둘 (또는 그 이상의) 다이의 예를 예시하고 있지만, MCPL의 구현에 관해 본 명세서에서 설명된 원리와 특징은 잠재적으로 다른 예 중에서도, 둘 이상의 다이(예를 들면, 510, 515)를 접속하거나, 다이(또는 칩)를 다른 컴포넌트 오프-다이(component off-die)에 접속하거나, 다이를 다른 디바이스나 다이 오프-패키지(die off-package)(예를 들면, 505)에 접속하거나, 다이를 BAG 패키지에 접속하거나, 패치 온 인터포저(Patch on Interposer, POINT)를 구현하는 것을 비롯하여 다이(예를 들면, 510) 및 다른 컴포넌트에 접속하는 임의의 인터커넥트 또는 링크에 적용될 수 있다는 것을 인식하여야 한다.
일반적으로, 멀티칩 패키지(예를 들면, 505)는 여러 집적 회로(integrated circuit, IC), 반도체 다이나 다른 개별 컴포넌트(예를 들면, 510, 515)가 통합 기판(예를 들면, 실리콘이나 다른 반도체 기판)에서 패키징되어 조합된 컴포넌트들을 (예를 들면, 더 큰 IC와 같은) 단일의 컴포넌트로서 사용할 수 있게 하는 전자 패키지일 수 있다. 일부 사례에서, 더 큰 컴포넌트(예를 들면, 510, 515)는 디바이스상에, 예를 들어, 단일의 다이(예를 들면, 510, 515)상에 여러 컴포넌트를 포함하는 시스템 온 칩(systems on chip, SoC), 멀티프로세서 칩, 또는 기타 컴포넌트와 같이 그 자체가 IC 시스템일 수 있다. 멀티칩 패키지(505)는 잠재적으로 여러 개별 컴포넌트 및 시스템으로부터 복잡하고 다양한 시스템을 구축하는데 필요한 융통성을 제공할 수 있다. 예를 들어, 많은 다른 예 중에서, 다이(510, 515)는 각기 상이한 두 주체에 의해 제조되거나 그렇지 않으면 제공될 수 있고, 멀티칩 패키지(505)의 실리콘 기판은 다른 제 3 주체에 의해 제공될 수 있다. 또한, 멀티칩 패키지(505) 내부의 다이 및 다른 컴포넌트는 디바이스(예를 들면, 각각의 510, 515) 내부의 컴포넌트들(예를 들면, 525-530과 540-545) 사이에서 통신하기 위한 기반시설을 제공하는 인터커넥트 또는 다른 통신 패브릭(예를 들면, 535, 550)을 자체적으로 포함할 수 있다. 각종 컴포넌트 및 인터커넥트(예를 들면, 535, 550)는 잠재적으로 복수 개의 상이한 프로토콜을 지원하거나 사용할 수 있다. 또한, 다이들(예를 들면, 510, 515) 간의 통신은 여러 상이한 프로토콜을 통한 다이상의 여러 컴포넌트들 간의 트랜잭션을 포함할 수 있다. 멀티칩 패키지상의 칩들(또는 다이들) 사이에서 통신을 제공하는 메커니즘을 설계하는 것이 과제일 수 있는데, 전통적인 해법은 상호접속되는 컴포넌트들(및 희망하는 트랜잭션들)의 특정한 조합에 기초하여 고도로 특화되고, 비싸며 패키지 특정의 해법을 이용한다.
본 명세서에서 명시적으로 언급되지 않은 잠재적으로 많은 다른 것을 비롯하여 본 명세서에서 설명되는 예시적인 시스템, 알고리즘, 장치, 로직 및 특징은 앞에서 확인된 문제들 중 적어도 일부를 해결할 수 있다. 예를 들어, 일부 구현예에서, 높은 대역폭, 저전력, 낮은 지연 인터페이스는 호스트 디바이스(예를 들면, CPU) 또는 다른 디바이스를 호스트와 동일한 패키지에 있는 동반 칩에 접속하기 위해 제공될 수 있다. 그러한 멀티칩 패키지 링크(multichip package link, MCPL)는 다중 패키지 옵션, 다중 I/O 프로토콜뿐만 아니라 신뢰성(Reliability), 가용성(Availability), 및 보수성(Serviceability)(RAS) 특징을 지원할 수 있다. 또한, 물리 계층(Physical Layer, PHY)은 전기 계층과 논리 계층을 포함할 수 있고 채널 길이를 비롯한 더 긴 채널 길이, 그리고 일부 사례에서는 대략 45mm를 초과하는 더 긴 채널 길이를 지원할 수 있다. 일부 구현예에서, 예시적인 MCPL은 8-10Gb/s를 초과하는 데이터 레이트를 비롯한 높은 데이터 레이트에서 동작할 수 있다.
MCPL의 예시적인 일부 구현예에서, PHY 전기 계층은 예로서, 잠재적으로 다른 예 중에서, 조정된 미드-레일 종료(regulated mid-rail termination), 저전력 활성 크로스토크 제거(low power active crosstalk cancellation), 회로 이중화(circuit redundancy), 비트별 듀티 사이클 보정 및 디-스큐(per bit duty cycle correction and deskew), 라인 코딩, 및 송신기 등화를 비롯한 복수 개의 특징에 의해 데이터 레이트 및 채널 구성을 확장하여 전통적인 멀티채널 인터커넥트 해법(예를 들면, 멀티채널 DRAM I/O)을 더 개선할 수 있다.
MCPL의 예시적인 일부 구현예에서, 인터커넥트가 여러 프로토콜을 전기 계층 전반에서 라우팅할 수 있게 해주면서 데이터 레이트 및 채널 구성을 확장할 때 (예를 들면, 전기 계층 특징을) 더 지원할 수 있는 PHY 논리 계층이 구현될 수 있다. 그러한 구현예는 잠재적으로 임의의 현존하거나 또는 미래의 인터커넥트 프로토콜과 함께 작용하도록 프로토콜 관용적이고 아키텍처적인 모듈식의 공통적인 물리 계층을 제공하고 정의할 수 있다.
도 6을 참조하면, 멀티칩 패키지 링크(MCPL)의 예시적인 구현을 포함하는 시스템의 적어도 일부분을 표현하는 간략화한 블록도(600)가 도시된다. MCPL은 제 1 디바이스(605)(예를 들면, 하나 이상의 서브컴포넌트를 포함하는 제 1 다이)를 제 2 디바이스(610)(예를 들면, 하나 이상의 서브컴포넌트를 포함하는 제 2 다이)와 접속하는 물리적인 전기적 접속(예를 들면, 레인으로서 구현된 와이어)을 이용하여 구현될 수 있다. 다이어그램(600)의 하이 레벨 표현으로 도시된 특정 예에서, (채널(615, 620)에서) 모든 신호는 단방향성일 수 있으며 레인은 데이터 신호가 업스트림 및 다운스트림 데이터 전송을 모두 갖도록 제공될 수 있다. 도 6의 블록도(600)가 제 1 컴포넌트(605)를 업스트림 컴포넌트로서 그리고 제 2 컴포넌트(610)를 다운스트림 컴포넌트로서 언급하고 있고, 그리고 데이터 전송 시 사용되는 MCPL의 물리 레인을 다운스트림 채널(615)로서 그리고 (컴포넌트(610)로부터) 데이터를 수신하기 위해 사용되는 레인을 업스트림 채널(620)로서 언급하고 있지만, 디바이스들(605, 610) 사이의 MCPL은 각각의 디바이스에 의해 디바이스들 사이에서 데이터를 전송하기도 하고 수신하기도 할 수 있다는 것을 인식하여야 한다.
예시적인 일 구현예에서, MCPL은 전기 MCPL PHY(625a, b)(일괄하여 (625)라 함)를 포함하는 물리 계층(PHY) 및 MCPL 논리 PHY(630a, b)(일괄하여 (630)라 함)를 구현하는 실행 가능한 로직을 제공할 수 있다. 전기 또는 물리 PHY(625)는 데이터가 디바이스들(605, 610) 사이에서 전달되는 물리적 접속을 제공할 수 있다. 신호 조절 컴포넌트 및 로직은 일부 애플리케이션에서 대략 45mm 또는 그 이상의 길이에서 밀집하게 군집된 물리적 접속을 포함할 수 있는 링크의 높은 데이터 레이트 및 채널 구성 역량을 수립하기 위해 물리 PHY(625)와 관련하여 구현될 수 있다. 논리 PHY(630)는 MCPL을 통해 통신하기 위해 사용되는 잠재적으로 여러 상이한 프로토콜들 사이에서 클록킹, (예를 들어, 링크 계층(635a, 635b)에 대한) 링크 상태 관리, 및 프로토콜 멀티플렉싱을 가능하게 해주기 위한 로직을 포함할 수 있다.
예시적인 일부 구현예에서, 물리 PHY(625)는 각각의 채널(예를 들면, 615, 620)마다, 인-밴드 데이터가 전송될 수 있는 한 세트의 데이터 레인을 포함할 수 있다. 이와 같은 특정 예에서, 레이아웃 및 전력 제약, 원하는 애플리케이션, 디바이스 제약 등에 의해 허용되는 것으로서 임의의 다른 개수의 레인이 사용될 수 있지만, 업스트림 및 다운스트림 채널(615, 620)의 각각에서 50개의 데이터 레인이 제공된다. 각각의 채널은 또한 채널용 스트로브 또는 클럭 신호에 필요한 하나 이상의 전용 레인, 채널용 유효 신호에 필요한 하나 이상의 전용 레인, 스트림 신호에 필요한 하나 이상의 전용 레인, 및 링크 상태 머신 관리 또는 측파대 신호에 필요한 하나 이상의 전용 레인을 포함할 수 있다. 물리 PHY는 또한 다른 예 중에서도, 일부 예에서 MCPL 접속 디바이스(615, 610)의 상태 천이 및 다른 속성을 조절하기 위해 사용되는 양방향 저주파 제어 신호 링크일 수 있는 측파대 링크(640)를 포함할 수 있다.
전술한 바와 같이, 다중 프로토콜은 MCPL의 구현을 사용하여 지원될 수 있다. 실제로, 여러 개의 독립적인 트랜잭션 계층(650a, 650b)은 각각의 디바이스(615, 610)에서 제공될 수 있다. 예를 들어, 각각의 디바이스(615, 610)는 다른 것들 중에서, PCI, PCIe, QPI, 인텔 인-다이 인터커넥트(In-Die Interconnect, IDI)와 같은 둘 이상의 프로토콜을 지원하고 활용할 수 있다. IDI는 코어, 최종 레벨 캐시(Last Level Cache, LLC), 메모리, 그래픽, 및 IO 제어기 사이에서 통신하는 온-다이에서 사용되는 코히어런트 프로토콜이다. 이더넷 프로토콜, 인피니밴드(Infiniband) 프로토콜, 및 여타 PCIe 패브릭 기반 프로토콜을 비롯한 다른 프로토콜이 또한 지원될 수 있다. 논리 PHY 및 물리 PHY의 조합은 또한 다른 예 중에서도, 하나의 다이상에서 SerDes PHY (PCIe, 이더넷, 인피니밴드 또는 다른 고속 SerDes)를 다른 다이상에서 구현된 그의 상위 계층에 접속하는 다이-투-다이 인터커넥트로서 사용될 수 있다.
논리 PHY(630)는 MCPL에서 이와 같은 여러 프로토콜들 사이에서 멀티플렉싱을 지원할 수 있다. 예를 들어, 어느 프로토콜을 채널의 데이터 레인을 통해 실질적으로 동시에 전송된 데이터에 적용할지를 식별하는 인코딩된 스트림 신호를 어써트하는 전용의 스트림 레인이 사용될 수 있다. 또한, 논리 PHY(630)는 다양한 프로토콜이 지원 또는 요청할 수 있는 다양한 종류의 링크 상태 천이를 협상하기 위해 사용될 수 있다. 일부 사례에서, 채널의 전용 LSM_SB 레인을 통해 전송된 LSM_SB 신호는 측파대 링크(640)와 함께 디바이스(605, 610) 사이에서 링크 상태 천이를 전달하고 협상하기 위해 사용될 수 있다. 또한, 전통의 인터커넥트의 링크 훈련, 오류 검출, 왜곡 검출, 디-스큐잉(de-skewing), 및 다른 기능성은 부분적으로 논리 PHY(630)을 사용하여 대체되거나 관리될 수 있다. 예를 들어, 각각의 채널 내의 하나 이상의 전용의 유효 신호 레인을 통해 전송된 유효 신호는 다른 예 중에서도, 링크 작동을 신호해주고, 왜곡, 링크 오류를 검출하고, 다른 특징을 실현하기 위해 사용될 수 있다. 도 6의 특정 예에서, 채널 당 복수 개의 유효 레인이 제공된다. 예를 들어, 채널 내의 데이터 레인은 (물리적이고/물리적이거나 논리적으로) 다발로 묶이거나 군집될 수 있으며 유효 레인은 각 클러스터마다 제공될 수 있다. 또한, 일부 사례에서, 다른 예 중에서도, 채널 내 복수 개의 데이터 레인 클러스터의 각 클러스터마다 전용의 스트로브 신호를 제공하는 복수 개의 스트로브 레인이 또한 제공될 수 있다.
전술한 바와 같이, 논리 PHY(630)는 MCPL에 의해 접속된 디바이스들 사이에서 전송된 링크 제어 신호를 협상하고 관리하기 위해 사용될 수 있다. 일부 구현예에서, 논리 PHY(630)는 링크 계층 제어 메시지를 MCPL을 통해 (대역 내) 전송하기 위해 사용될 수 있는 링크 계층 패킷(link layer packet, LLP) 생성 로직(660)을 포함할 수 있다. 그러한 메시지는 채널의 데이터 레인을 통해 전송될 수 있는데, 이때 스트림 레인은 다른 예 중에서도, 데이터가 링크 계층 제어 데이터와 같은 링크 계층-투-링크 계층 메시지라는 것을 식별한다. LLP 모듈(660)을 이용하여 인에이블된 링크 계층 메시지는, 각각의 디바이스(605, 610)의 링크 계층들(635a, 635b) 사이의 다른 링크 계층 특징 중에서도, 링크 계층 상태 천이, 전력 관리, 루프백, 디스에이블, 리-센터링(re-centering), 스크램블링의 협상 및 수행 시에 지원할 수 있다.
도 7을 참조하면, 예시적인 MCPL의 특정 채널에서 한 세트의 레인(예를 들면, 615, 620)을 이용한 예시적인 시그널링을 표현하는 다이어그램(700)이 도시된다. 도 7의 예에서, 스물다섯(25) 데이터 레인의 두 클러스터는 채널 내 총 오십(50) 데이터 레인을 제공한다. 레인 중 일부가 도시되지만, 다른(예를 들면, DATA[4-46] 및 제 2 스트로브 신호 레인(strobe signal lane, STRB)은 특정 예를 예시할 때 편의성을 위해 (예를 들어, 불필요한 신호이므로) 생략된다. 물리 계층이 (예를 들어, 전력 공급 중단되지 않은 또는 저전력 모드(예를 들면, L1 상태)에 있지 않은) 액티브 상태에 있을 때, 스트로브 레인(STRB)에는 동기 클럭 신호가 제공될 수 있다. 일부 구현예에서, 데이터는 스트로브의 상승 및 하강 에지 양쪽에서 전송될 수 있다. 각각의 에지(또는 반 클럭 사이클)는 단위 간격(unit interval, UI)을 구분 지을 수 있다. 따라서, 본 예에서, 비트(예를 들면, 705)는 각 레인을 통해 전송될 수 있고, 그래서 한 바이트가 매 8UI마다 전송될 수 있다. 바이트 시구간(710)은 8UI로서 또는 데이터 레인(예를 들면, DATA[0-49]) 중 단일의 레인을 통해 바이트를 전송하기 위한 시간이라고 정의될 수 있다.
일부 구현예에서, 하나 이상의 전용의 유효 신호 채널을 통해 전송된 유효 신호(예를 들면, VALID0, VALID1)는 어써트될 때(하이일 때) 바이트 시구간(710)과 같은 후속의 시구간 동안 데이터 레인(예를 들면, DATA[0-49])을 통해 데이터가 전송 디바이스 또는 소스로부터 수신 디바이스 또는 싱크(sink)로 전송되는 것을 수신 디바이스가 식별하는 선행 지표(leading indicator)로서 사용할 수 있다. 이와 달리, 유효 신호가 로우일 때, 소스는 후속의 시구간 동안 데이터 레인을 통해 데이터를 전송하지 않을 것이라는 것을 싱크에게 표시한다. 따라서, 싱크 논리 PHY가 (예를 들어, VALID0 및 VALID1을 통해) 유효 신호가 어써트되지 않은 것을 검출하면, 싱크는 후속의 시구간 동안 데이터 레인(예를 들면, DATA[0-49])에서 검출되는 임의의 데이터를 무시할 수 있다. 예를 들면, 소스가 실제로 임의의 데이터를 전송하지 않을 때 크로스토크 잡음 또는 다른 비트가 데이터 레인 중 하나 이상의 데이터 레인에서 출현할 수 있다. 이전의 시구간(예를 들면, 이전의 바이트 시구간) 동안 유효 신호가 로우이거나 또는 어써트되지 않기 때문에, 싱크는 데이터 레인이 후속의 시구간 동안 무시될 것이라고 결정할 수 있다.
MCPL의 각각의 레인을 통해 전송된 데이터는 절대적으로 스트로브 신호에 맞추어 정렬될 수 있다. 시구간은 바이트 시구간과 같은 스트로브에 기초하여 정의될 수 있으며, 이러한 각각의 시구간은 신호가 데이터 레인(예를 들어, DATA[0-49]), 유효 레인(예를 들어, VALID1, VALID2), 및 스트림 레인(예를 들어, STREAM)을 통해 전송된 정의된 윈도우에 대응할 수 있다. 따라서, 이와 같은 신호의 정렬은 이전의 시구간 윈도우에서 유효 신호가 후속의 시구간 윈도우에서 데이터에 적용하는 식별 및 스트림 신호가 같은 시구간 윈도우에서 데이터에 적용하는 식별을 가능하게 해줄 수 있다. 스트림 신호는 같은 시구간 윈도우 동안 전송되는 데이터에 적용하는 프로토콜을 식별하기 위해 인코딩된 인코딩된 신호(예를 들면, 바이트 시구간 윈도우 동안 데이터의 1 바이트)일 수 있다.
예시하자면, 도 7의 특정 예에서, 바이트 시구간 윈도우가 정의된다. 시구간 윈도우 n(715)에서 유효가 어써트된 다음, 임의의 데이터가 데이터 레인 DATA[0-49] 에 삽입된다. 후속의 시구간 윈도우 n+1(720)에서, 데이터는 데이터 레인 중 적어도 일부 데이터 레인을 통해 전송된다. 이 경우, 데이터는 n+1(720) 동안 50개의 모든 데이터 레인을 통해 전송된다. 이전의 시구간 윈도우 n(715)의 지속기간 동안 유효가 어써트되었기 때문에, 싱크 디바이스는 시구간 윈도우 n+1(720) 동안 데이터 레인 DATA[0-49]를 통해 수신된 데이터를 승인할 수 있다. 또한, 시구간 윈도우 n(715) 동안 유효 신호의 선도적인 특성은 수신 디바이스가 들어오는 데이터를 받을 준비를 하게 해준다. 계속 도 7의 예를 참조하면, 유효 신호는 시구간 윈도우 n+1(720)의 지속기간 동안 (VALID0 및 VALID1을 통해) 어써트된 채로 남아 있고, 그래서 싱크 디바이스는 시구간 윈도우 n+2(725) 동안 데이터 레인 DATA[0-49]를 통해 데이터가 전송되리라 예상한다. 만일 유효 신호가 시구간 윈도우 n+2(725) 동안 어써트된 채로 남아 있었다면, 싱크 디바이스는 또한 바로 후속의 시구간 윈도우 n+3(730) 동안 전송된 추가 데이터를 수신(및 처리)하리라 예상할 수도 있다. 그러나 도 7의 예에서, 유효 신호는 시구간 윈도우 n+2(725)의 지속기간 동안 디-어써트되어, 어느 데이터도 시구간 윈도우 n+3(730) 동안 전송되지 않을 것이며 데이터 레인 DATA[0-49] 에서 검출된 임의의 비트는 시구간 윈도우 n+3(730) 동안 무시되어야 한다고 싱크 디바이스에게 표시한다.
전술한 바와 같이, 채널마다 여러 유효 레인 및 스트로브 레인이 유지될 수 있다. 이것은 다른 장점 중에서도, 두 디바이스를 접속하는 비교적 길이가 긴 물리 레인의 클러스터들 중에서 회로 간략화 및 동기화를 유지하는데 도움을 줄 수 있다. 일부 구현예에서, 한 세트의 데이터 레인은 데이터 레인의 클러스터로 나누어질 수 있다. 예를 들어, 도 7의 예에서, 데이터 레인 DATA[0-49]은 두 개의 25 레인 클러스터로 나누어질 수 있으며 각각의 클러스터는 전용의 유효 및 스트로브 레인을 가질 수 있다. 예를 들어, 유효 레인 VALID 1은 데이터 레인 DATA[0-24]과 연관될 수 있으며 유효 레인 VALID2는 데이터 레인 DATA[25-49]와 연관될 수 있다. 각 클러스터의 유효 및 스트로브 레인의 각각의 "부본(copy)"상의 신호는 동일할 수 있다.
전술한 바와 같이, 스트림 레인 STREAM상의 데이터는 데이터 레인 DATA[0-49]을 통해 전송되는 해당 데이터에 무슨 프로토콜을 적용하는지를 수신 논리 PHY에게 표시하는데 사용될 수 있다. 도 7의 예에서, 스트림 신호는 데이터 레인상의 데이터의 프로토콜을 표시하기 위해 데이터 레인 DATA[0-49]상의 데이터와 동일한 시구간 윈도우 동안 STREAM을 통해 전송된다. 대안의 구현예에서, 스트림 신호는 다른 잠재적인 변형 중에서도, 이를테면 대응하는 유효 신호와 함께 선행 시구간 윈도우 동안 전송될 수 있다. 그러나, 도 7의 예를 계속 참조하면, 시구간 윈도우 n+1(720) 동안 데이터 레인 DATA[0-49]를 통해 전송된 비트에 적용할 프로토콜(예를 들면, PCIe, PCI, IDI, QPI 등)을 표시하기 위해 인코딩된 스트림 신호(735)가 시구간 윈도우 n+1(720) 동안 전송된다. 마찬가지로, 후속의 시구간 윈도우 n+2(725) 동안 데이터 레인 DATA[0-49]를 통해 전송된 비트에 적용할 프로토콜(예를 들면, PCIe, PCI, IDI, QPI 등)을 표시하는 다른 스트림 신호(740)가 시구간 윈도우 n+2(725) 동안 전송된다. 도 7의 예와 같은 (두 스트림 신호(735, 740)가 같은 인코딩 값, 이진 FF를 갖는) 일부 사례에서, 순차적인 시구간 윈도우(예를 들면, n+1(720) 및 n+2(725))에서 데이터는 동일한 프로토콜에 속할 수 있다. 그러나, 다른 사례에서, 다른 예 중에서도, 순차적인 시구간 윈도우(예를 들면, n+1(720) 및 n+2(725))에서 데이터는 상이한 프로토콜이 적용되는 상이한 트랜잭션으로부터 나온 것일 수 있으며, 스트림 신호(예를 들면, 735, 740)는 그에 따라서 데이터 레인(예를 들면, DATA[0-49])을 통해 전송된 데이터의 순차적 바이트에 적용하는 상이한 프로토콜을 식별하도록 인코딩될 수 있다.
일부 구현예에서, MCPL에 대해 저전력 또는 유휴 상태가 정의될 수 있다. 예를 들어, MCPL 상의 어느 디바이스도 데이터를 전송하지 않을 때, MCPL의 물리 계층은 유효 또는 저전력 상태로 진행할 수 있다. 예를 들어, 도 7의 예에서, 시구간 윈도우 n-2(745)에서, MCPL은 무변동 또는 유휴 상태에 있으며 스트로브는 절전을 위해 디스에이블된다. MCPL은 저전력 또는 유휴 모드로부터 천이할 수 있고, 시구간 윈도우(예를 들면, 705)에서 스트로브를 깨어나게 한다. 스트로브는 (예를 들어, 채널의 각각의 레인뿐만 아니라 싱크 디바이스를 깨어나게 하고 동기화를 지원하기 위해) 전송 프리앰블을 끝낼 수 있고, 그래서 스트로브 신호가 다른 논-스트로브 레인상의 임의의 다른 시그널링에 앞서 시작되게 한다. 이러한 시구간 윈도우 n-1(705)에 뒤이어, 앞에서 설명된 바와 같이, 유효 신호는 시구간 윈도우 n(715)에서 어써트되어 데이터가 다음의 시구간 윈도우 n+1(720)에서 곧 다가온다고 싱크에게 통지할 수 있다.
MCPL은 MCPL 채널의 유효 레인, 데이터 레인, 및/또는 다른 레인에서 유효 조건을 검출한 다음에 저전력 또는 유효 상태(예를 들면, L1 상태)에 다시 진입할 수 있다. 예를 들어, 시구간 윈도우 n+3(730)에서 시작하여 앞으로 더 진행하는 아무런 시그널링도 검출되지 않을 수 있다. 소스 또는 싱크 디바이스 중 어느 디바이스의 로직은 (본 명세서에서 나중에 논의되는 것을 포함하여) 다른 예 및 원리 중에서도, 스트로브를 절전 모드의 유휴로 진행하게 하는 저전력 상태(예를 들면, 시구간 윈도우 n+5(755))로 천이를 다시 시작시킬 수 있다.
다른 특징 중에서도, 물리 PHY의 전기적 특성은 인터커넥트 채널의 단일 종단 시그널링(single-ended signaling), 하프-레이트 앞당겨진 클록킹(half-rate forwarded clocking), 매칭뿐만 아니라, 송신기(소스) 및 수신기(싱크)의 온-칩 전송 지연, 최적화된 정전 방전(electrostatic discharge, ESD) 보호, 패드 캐패시턴스 중 하나 이상을 포함할 수 있다. 또한, MCPL은 전통적인 패키지 I/O 해법보다 높은 (예를 들면, 16 Gb/s에 달하는) 데이터 레이트 및 에너지 효율 특성을 달성하도록 구현될 수 있다.
도 8은 예시적인 MCPL의 일부분을 나타내는 간략화한 블록도(800)의 일부분을 예시한다. 도 8의 다이어그램(800)은 예시적인 레인(805)(예를 들면, 데이터 레인, 유효 레인, 또는 스트림 레인) 및 클럭 생성 로직(810)의 표현을 포함한다. 도 8의 예에서 도시된 바와 같이, 일부 구현예에서, 클럭 생성 로직(810)은 생성된 클럭 신호를 레인(805)과 같은 예시적인 MCPL의 각 레인을 구현하는 각 블록으로 분배하는 클럭 트리로서 구현될 수 있다. 또한, 클럭 복구 회로(815)가 제공될 수 있다. 일부 구현예에서, 적어도 일부 전통적인 인터커넥트 I/O 아키텍처에서 관례적인 것처럼, 클럭 신호가 분배되는 각 레인마다 별도의 클럭 복구 회로를 제공하는 대신, 복수 개의 레인의 클러스터마다 단일의 클럭 복구 회로가 제공될 수 있다. 실제로, 도 6 및 도 7의 예시적인 구성에 적응되는 바와 같이, 별도의 스트로브 레인 및 동반하는 클럭 복구 회로는 25 데이터 레인의 각 클러스터마다 제공될 수 있다.
계속 도 8의 예를 참조하면, 일부 구현예에서, 적어도 데이터 레인, 스트림 레인, 및 유효 레인은 제로(접지)보다 큰 조정된 전압으로 종단되는 미드-레일일 수 있다. 일부 구현예에서, 미드-레일 전압은 Vcc/2로 조절될 수 있다. 일부 구현예에서, 단일 전압 조정기(825)는 레인의 클러스터마다 제공될 수 있다. 예를 들어, 도 6 및 도 7의 예에 적용될 때, 다른 잠재적인 예 중에서, 제 1 전압 조정기는 25 데이터 레인의 제 1 클러스터용으로 제공될 수 있으며 제 2 전압 조정기는 25 데이터 레인의 나머지 클러스터용으로 제공될 수 있다. 일부 사례에서, 예시적인 전압 조정기(825)는 다른 예 중에서도 선형 조정기, 스위치형 캐패시터 회로로서 구현될 수 있다. 일부 구현예에서, 선형 조정기는 다른 예 중에서, 아날로그 피드백 루프 또는 디지털 피드백 루프를 갖추고 있을 수 있다.
일부 구현예에서, 크로스토크 제거 회로가 또한 예시적인 MCPL에 제공될 수 있다. 일부 사례에서, 길다란 MCPL 와이어의 소형 특성은 레인들 사이에서 크로스토크 간섭을 도입시킬 수 있다. 크로스토크 제거 로직은 이와 같은 문제 및 다른 문제를 해결하도록 구현될 수 있다. 예를 들어, 도 9-10에서 예시된 일 예에서, 크로스토크는 다이어그램(900 및 1000)에서 예시된 바와 같은 예시적인 저전력 작동 회로에서 현저히 줄어들 수 있다. 예를 들어, 도 9의 예에서, 가중된 고역통과 필터링된 "공격자" 신호는 "희생자" 신호(즉, 공격자 신호로부터의 크로스토크 간섭을 받는 신호)에 추가될 수 있다. 각각의 신호는 링크에서 각자 다른 신호로부터 크로스토크의 희생양인 것으로 간주될 수 있으며, 각 신호 자체는 이 신호가 크로스토크 간섭의 소스인 한 다른 신호에 대한 공격자일 수 있다. 링크에서 크로스토크로부터 파생되는 특성으로 인해, 그러한 신호는 희생 레인에서 생성되고 크로스토크를 50% 이상 줄여줄 수 있다. 도 9의 예에서, 저역 통과 필터링된 공격자 신호는 합산 회로(905)(예를 들면, RX 감지 증폭기)를 사용하여 필터링된 신호가 합쳐지게 만들어 주는 (예를 들면, C 및 R1으로 구현된) 고역통과 RC 필터를 통해 생성될 수 있다.
도 9의 예에서 설명된 바와 유사한 구현예는, 도 9의 예에서 도시되고 설명된 회로의 예시적인 트랜지스터 레벨의 배선도를 예시하는 도 10의 다이어그램에서 예시된 바와 같이, MCPL과 같은 애플리케이션에 특히 편리한 해법일 수 있다. 도 9 및 도 10의 표현은 간략화한 표현이라는 것과, 실제 구현은 링크의 레인들 사이에서 크로스토크 간섭의 네트워크를 수용하는 도 9 및 도 10에서 예시된 회로의 여러 사본을 포함할 것이라는 것을 인식하여야 한다. 예로서, 세 개의 레인 링크(예를 들면, 레인 0-2)에서, 도 9 및 도 10의 예에서 설명된 회로와 유사한 회로는 다른 예 중에서도, 레인의 기하학적 구성 및 레이아웃에 기초하여, 레인 0에서 레인 1로, 레인 0에서 레인2로, 레인 1에서 레인 0으로, 레인 1에서 레인 2로, 레인 2에서 레인 0으로, 레인 2에서 레인 1으로 제공될 수도 있다.
부수적인 특징은 예시적인 MCPL의 물리 PHY 레벨에서 구현될 수 있다. 예를 들어, 수신기 옵셋은 상당한 오류를 도입할 수 있고 일부 사례에서는 I/O 전압 마진을 제한할 수 있다. 회로 이중화는 수신기 감도를 개선하는데 사용될 수 있다. 일부 구현예에서, 회로 이중화는 MCPL에서 사용된 데이터 샘플의 표준 편차 옵셋을 해결하기 위해 최적화될 수 있다. 예를 들어, 세(3) 표준 편차 옵셋 사양으로 설계된 예시적인 데이터 샘플러가 제공될 수 있다. 도 6 및 도 7의 예에서, 예를 들어, 두 개의(2) 데이터 샘플러가 각각의 수신기마다 (예를 들면, 각각의 레인마다)마다 사용되면, 오십(50) 레인 MCPL에는 일 백(100) 샘플러가 사용될 것이다. 본 예에서, 수신기(RX) 레인 중 한 레인이 3 표준 편차 옵셋 사양에 맞지 않을 확률은 24%이다. 칩 기준 전압 발생기는 옵셋 상한을 설정하고, 만일 다른 데이터 샘플러 중 다른 한 데이터 샘플러가 상한을 초과하는 것으로 발견되면 수신기 측의 다음 데이터 샘플러로 옮겨가도록 제공될 수 있다. 그러나, (본 예에서 2 데이터 샘플러 대신) 네 개의(4) 데이터 샘플러가 수신기마다 사용되면, 수신기는 네 개 샘플러 중 세 샘플러가 작동하지 않는 경우에만 수신기는 작동하지 않을 것이다. 50레인 MCPL의 경우, 도 6 및 도 7의 예에서와 같이, 이러한 부가적인 회로 이중화를 추가하면 미작동율을 24%에서 0.01%로 극적으로 줄일 수 있다.
또 다른 예에서, 매우 높은 데이터 레이트에서, 비트별 듀티 사이클 보정(duty cycle correction, DCC) 및 디-스큐는 링크 마진을 개선하기 위해 기본 클러스터별 DCC 및 디-스큐를 강화하기 위해 사용될 수 있다. 전통의 해법처럼 모든 사례에 대해 보정을 하는 대신, 일부 구현예에서, I/O 레인이 작동하지 않는 열외자(outlier)를 감지하여 보정하는 저전력 디지털 구현예가 활용될 수 있다. 예를 들어, 클러스터 내에서 문제 있는 레인을 식별하기 위해 레인에 관해 전반적인 조정이 수행될 수 있다. 그러면 이러한 문제의 레인은 MCPL에 의해 지원된 높은 데이터 레이트를 달성하기 위해 레인별 조정의 대상이 될 수 있다.
물리 계층의 수행 특성을 강화하는 추가적인 특징이 또한 MCPL의 일부 예에서 옵션으로 구현될 수 있다. 예를 들어, 라인 코딩이 제공될 수 있다. 전술한 바와 같은 미드-레일 종료로 인해 DC 데이터 버스 반전(data bus inversion, DBI)이 생략될 수 있지만, 동적인 전력을 줄이기 위해 AC DBI가 그럼에도 사용될 수 있다. 더 복잡한 코딩은, 예를 들어, 다른 예시적인 이득 중에서도, 미드-레일 조정기의 드라이브 요건을 줄이는 것뿐만 아니라 I/O 스위칭 잡음을 제한하는 1 및 0의 WAD(worst case difference)를 없애기 위해서도 또한 사용될 수 있다. 또한, 옵션으로 송신기 등화가 구현될 수도 있다. 예를 들어, 매우 높은 데이터 레이트에서, 삽입 손실은 인-패키지 채널에서 의미 있는 손실일 수 있다. (예를 들면, 초기의 전력 공급 순서 동안 수행되는) 2-탭 가중 송신기 등화는 일부 사례에서, 다른 것 중에서도, 이와 같은 문제 중 일부 문제를 완화하기에 충분할 수 있다.
도 11을 참조하면, 예시적인 MCPL의 예시적인 논리 PHY를 예시하는 간략화한 블록도(1100)가 도시된다. 물리 PHY(1105)는 논리 PHY(1110) 및 MCPL의 링크 계층을 지원하는 추가 로직을 포함하는 다이에 접속될 수 있다. 본 예에서, 다이는 또한 MCPL에서 여러 상이한 프로토콜을 지원하는 로직을 포함할 수 있다. 예를 들어, 도 11의 예에서, PCIe 로직(1115)뿐만 아니라 IDI 로직(1120)은, 두 프로토콜보다 많거나 아니면 PCIe 및 IDI와 다른 프로토콜들이 MCPL을 통해 지원되는 예를 포함하는 잠재적으로 많은 다른 예 중에서, 다이들이 PCIe 또는 IDI 중 어느 하나를 이용하여 두 다이를 접속하는 동일 MCPL을 통해 통신할 수 있도록 제공될 수 있다. 다이들 사이에서 지원되는 각종 프로토콜은 다양한 레벨의 서비스 및 특징을 제공할 수 있다.
논리 PHY(1110)는 (예를 들어, PCIe 또는 IDI를 통해 수신되는) 다이의 상위 계층 로직의 요청과 관련하여 링크 상태 천이를 협상하기 위한 링크 상태 머신 관리 로직(1125)을 포함할 수 있다. 논리 PHY(1110)는 또한 일부 구현예에서 링크 검사 및 디버그 로직(예를 들면, 1130)을 포함할 수 있다. 전술한 바와 같이, 예시적인 MCPL은 MCPL의 (다른 예시적인 특징 중에서도) 프로토콜 관용적이고, 높은 성능과 전력 효율 특징을 가능하게 하는 MCPL을 통해 다이들 사이에서 전송된 제어 신호를 지원할 수 있다. 예를 들어, 논리 PHY(1110)는 앞의 예에서 설명된 바와 같이, 전용의 데이터 레인을 통해 데이터를 전송하고 수신하는 것과 관련하여 유효 신호, 스트림 신호, 및 LSM 측파대 신호의 생성 및 전송뿐만 아니라 수신 및 처리를 지원할 수 있다.
일부 구현예에서, 멀티플렉싱(예를 들면, 1135) 및 디멀티플렉싱(예를 들면, 1140) 로직은 논리 PHY(1110)에 포함될 수 있거나 그렇지 않으면 논리 PHY(1110)에 액세스될 수 있다. 예를 들어, 멀티플렉싱 로직(예를 들면, 1135)은 MCPL을 통해 전송될 (예를 들면, 패킷, 메시지 등으로서 구현되는) 데이터를 식별하는데 사용될 수 있다. 멀티플렉싱 로직(1135)은 데이터를 관리하는 프로토콜을 식별하고 그 프로토콜을 식별하도록 인코딩되는 스트림 신호를 생성할 수 있다. 예를 들어, 예시적인 일부 구현예에서, 스트림 신호는 두 십진 심볼(예를 들면, IDI: FFh; PCIe: F0h; LLP: AAh; 측파대: 55h 등)의 바이트로서 인코딩될 수 있으며, 식별된 프로토콜에 의해 관리되는 데이터의 동일 윈도우 (예를 들면, 바이트 시구간 윈도우) 동안 전송될 수 있다. 마찬가지로, 디멀티플렉싱 로직(1140)은 입력 스트림 신호를 해석하여 스트림 신호를 디코딩하고 데이터 레인을 통해 스트림 신호와 함께 동시에 수신되는 데이터에 적용하는 프로토콜을 식별하기 위해 채용될 수 있다. 그러면 디멀티플렉싱 로직(1140)은 프로토콜에 특정한 링크 계층 처리를 적용(또는 보장)할 수 있고 데이터가 대응하는 프로토콜 로직(예를 들면, PCIe 로직(1115) 또는 IDI 로직(1120))에 의해 관리되게 할 수 있다.
논리 PHY(1110)는 또한 전력 관리 작업, 루프백, 디스에이블, 리-센터링, 스크램블링 등을 비롯한 다양한 링크 제어 기능을 처리하기 위해 사용될 수 있다. LLP 로직(1150)은 다른 기능 중에서도, MCPL을 통한 링크 계층-투-링크 계층 메시지를 가능하게 해줄 수 있다. LLP 시그널링에 대응하는 데이터는 또한 전용의 스트림 신호를 통해 전송된, 데이터 레인이 LLP 데이터를 전송한 것을 식별하도록, 인코딩된 스트림 신호에 의해 식별될 수 있다. 멀티플렉싱 및 디멀티플렉싱 로직(예를 들면, 1135, 1140)은 또한 LLP 트래픽에 대응하는 스트림 신호를 생성하고 해석할 뿐만 아니라, 그러한 트래픽을 적절한 다이 로직(예를 들면, LLP 로직(1150))에 의해 처리되게 하기 위해 사용될 수 있다. 마찬가지로, 일부 구현예로서, MCPL은 다른 예 중에서도, 비동기 및/또는 저주파 측파대 채널과 같은 전용의 측파대(예를 들면, 측파대(1155) 및 지원 로직)를 포함할 수 있다.
논리 PHY 로직(1110)은 또한 전용의 LSM 측파대 레인을 통해 링크 상태 관리 메시징을 생성하고 수신 (및 사용)할 수 있는 링크 상태 머신 관리 로직을 포함할 수 있다. 예를 들어, LSM 측파대 레인은 다른 잠재적인 예 중에서, 링크 훈련 상태를 강화하고, 전력 관리 상태(예를 들면, L1 상태)에서 퇴장하기 위해 핸드셰이킹을 수행하도록 사용될 수 있다. 다른 예 중에서도, LSM 측파대 신호는 데이터와 함께 정렬되지 않는다는 점에서 비동기 신호일 수 있으며, 그 대신 링크의 스트림 신호는 시그널링 상태 천이에 대응하며 링크에 의해 접속된 두 다이나 칩들 사이에서 링크 상태 머신을 정렬하여야 한다. 일부 예에서, 전용의 LSM 측파대 레인을 제공하게 되면 다른 예시적인 이득 중에서도, 아날로그 프론트 엔드(analog front end, AFE)의 전통적인 스퀄치 및 수신 검출 회로가 제거되게 할 수 있다.
도 12를 참조하면, MCPL을 구현하는데 사용되는 로직의 다른 표현을 예시하는 간략화한 블록도(1200)가 도시된다. 예를 들어, 논리 PHY(1110)는 복수 개의 상이한 프로토콜(예를 들면, PCIe, IDI, QPI 등)(1210, 1215, 1220, 1225) 및 시그널링 모드(예를 들면, 측파대) 중 어느 하나가 예시적인 MCPL의 물리 계층과 인터페이싱할 수 있는 정의된 논리 PHY 인터페이스(logical PHY interface, LPIF)(1205)를 갖고 있다. 일부 구현예에서, 멀티플렉싱 및 중재 로직(1230)은 또한 논리 PHY(1110)와 별개의 층으로서 제공될 수 있다. 일 예에서, LPIF(1205)는 이러한 MuxArb 계층(1230)의 어느 일 측에서 인터페이스로서 제공될 수 있다. 논리 PHY(1110)는 또 다른 인터페이스를 통해 물리 PHY(예를 들면, MCPL PHY의 아날로그 프론트 엔드(AFE)(1105))와 인터페이싱할 수 있다.
LPIF는 완전히 상이한 PHY가 상위 계층에 투명한 LPIF 하에서 구현될 수 있도록 (논리 및 전기/아날로그) PHY를 상위 계층(예를 들면, 1210, 1215, 1220, 1225)로부터 추상화할 수 있다. 이렇게 함으로써 다른 예 중에서도, 기본적인 시그널링 기술 PHY가 갱신될 때 상위 계층이 온전하게 유지할 수 있으므로, 설계 시 모듈화 및 재사용을 촉진하는데 도움을 줄 수 있다. 또한, LPIF는 논리 PHY의 멀티플렉싱/디멀티플렉싱, LSM 관리, 오류 검출과 처리, 및 다른 기능성을 가능하게 하는 복수 개의 신호를 정의할 수 있다. 예를 들어, 테이블 1은 예시적인 LPIF에 대하여 정의될 수 있는 신호의 적어도 일부분을 요약한다.
[테이블 1]
Figure pat00001
테이블 1에서 언급된 바와 같이, 일부 구현예에서, AlignReq/AlignAck 핸드셰이크를 통해 정렬 메커니즘이 제공될 수 있다. 예를 들면, 물리 계층이 복구로 진입할 때, 일부 프로토콜은 패킷 프레이밍을 상실할 수 있다. 패킷의 정렬은 예를 들어, 링크 계층에 의한 정확한 프레이밍 식별을 보장하기 위해 보정될 수 있다. 또한, 도 13에서 도시된 바와 같이, 물리 계층은 복구로 진입할 때 StallReq 신호를 어써트하여, 새로이 정렬된 패킷이 전송 준비될 때 링크 계층이 멈춤 신호(Stall signal)를 어써트할 수 있도록 한다. 물리 계층은 멈춤(Stall) 및 유효(Valid)를 모두 샘플링하여 패킷이 정렬되었는지를 결정할 수 있다. 예를 들어, 물리 계층은, 패킷 정렬 시 지원하기 위해 유효를 사용하는 다른 대안의 구현예를 비롯하여 다른 잠재적인 구현예 중에서, 샘플링된 멈춤 및 유효가 어써트될 때까지 링크 계층 패킷을 흘려보내도록 계속하여 구동할 수 있다.
MCPL상의 신호에 대하여 다양한 결함 허용범위(fault tolerance)가 정의될 수 있다. 예를 들어, 결함 허용범위는 유효, 스트림, LSM 측파대, 저주파 측파대, 링크 계층 패킷, 및 다른 종류의 신호에 대해 정의될 수 있다. MCPL의 전용 데이터 레인을 통해 전송된 패킷, 메시지, 및 여타 데이터의 결함 허용범위는 데이터를 관리하는 특정 프로토콜에 기초할 수 있다. 일부 구현예에서, 다른 잠재적인 예 중에서, 순환 중복 검사(cyclic redundancy check, CRC), 재전송 버퍼와 같은 오류 검출 및 처리 메커니즘이 제공될 수 있다. 예로서, MCPL을 통해 전송된 PCIe 패킷의 경우, ((예를 들어 재생 메커니즘(replay mechanism)을 통해) 전송이 보장된) PCIe 트랜잭션 계층 패킷(TLP)에 대해 32-비트 CRC가 활용될 수 있으며 ((예를 들어 재생이 적용되지 않는) 손실로 구조화될 수 있는) PCIe 링크 계층 패킷에 대해 16-비트 CRC가 활용될 수 있다. 또한, PCIe 프레이밍 토큰의 경우, 다른 예 중에서도, 특정 해밍 거리(예를 들면, 4의 해밍 거리)가 토큰 식별자에 대해 정의될 수 있고, 패리티 및 4-비트 CRC가 또한 활용될 수 있다. 한편, IDI 패킷의 경우, 16-비트 CRC가 활용될 수 있다.
일부 구현예에서, (예를 들어, 비트 및 심볼의 고정을 확실하게 지원하기 위해) 유효 신호를 로우에서 하이(즉, 0에서 1)로 천이할 것을 요구하는 것을 포함하는 링크 계층 패킷(LLP)에 대한 결함 허용범위가 정의될 수 있다. 또한, 일 예에서, 전송될 특정 개수의 연속하는 동일 LLP가 정의될 수 있으며 각 요청에 대한 응답이 예상될 수 있는데, 이때 요청자는, MCPL에서 LLP 데이터의 결함을 결정하는 기준으로서 사용될 수 있는 다른 정의된 특성 중에서도, 응답 타임아웃 이후 재전송한다. 또 다른 예에서, 예를 들어 전체 시구간 윈도우 또는 심볼의 전반에 걸쳐 유효 신호를 확장함으로써 (예를 들면, 여덟 UI 동안 유효 신호를 하이로 유지함으로써) 유효 신호에 대한 결함 허용범위가 제공될 수 있다. 또한, 스트림 신호에서 오류 또는 결함은, 다른 예 중에서도, 스트림 신호의 값을 인코딩하기 위한 해밍 거리를 유지함으로써 방지될 수 있다.
논리 PHY의 구현예는 오류 검출, 오류 보고, 및 오류 처리 로직을 포함할 수 있다. 일부 구현예에서, 예시적인 MCPL의 논리 PHY는 다른 예 중에서도, (예를 들어, 유효 및 스트림 레인상의) PHY 계층 디-프레이밍(de-framing) 오류, (예를 들어, LSM 상태 천이에 관한) 측파대 오류, (예를 들어, LSM 상태 천이에 중대한) LLP에서의 오류를 검출하는 로직을 포함할 수 있다. 일부의 오류 검출/해결은 다른 예 중에서도, PCIe 특정의 오류를 검출하도록 적응된 PCIe 로직과 같은 상위 계층 로직에 위임될 수 있다.
디-프레이밍 오류의 경우, 일부 구현예에서, 오류 처리 로직을 통해 하나 이상의 메커니즘이 제공될 수 있다. 디-프레이밍 오류는 연루된 프로토콜에 기초하여 처리될 수 있다. 예를 들어, 일부 구현예에서, 링크 계층은 오류를 통보받고 재전송을 트리거링할 수 있다. 디-프레이밍은 또한 디-프레이밍하는 논리 PHY를 재정렬시킬 수 있다. 또한, 다른 기술 중에서도, 논리 PHY의 리-센터링(re-centering)이 수행될 수 있으며 심볼/윈도우 고정이 재취득될 수 있다. 일부 예에서, 센터링은 들어오는 데이터를 검출하기 위해 PHY가 수신기 클럭 위상을 최적한 지점으로 이동시키는 것을 포함할 수 있다. 본 맥락에서 "최적"은 잡음 및 클럭 지터에 대해 최선의 마진을 갖는 경우라 말할 수 있다. 리-센터링은 다른 예 중에서도, 예를 들면, PHY가 저전력 상태에서 깨어날 때 수행되는 간략화된 센터링 기능을 포함할 수 있다.
다른 종류의 오류는 다른 오류 처리 기술이 연루될 수 있다. 예를 들어, 측파대에서 검출된 오류는 (예를 들어, LSM의) 대응하는 상태의 타임 아웃 메커니즘을 통해 포착될 수 있다. 이 오류는 기록되며 이후 링크 상태 머신은 리셋(Reset)으로 천이될 수 있다. LSM은 소프트웨어로부터 재시작 커맨드가 수신될 때까지 리셋으로 유지된다. 다른 예에서, 만일 LLP 시퀀스에 대한 확인응답이 수신되지 않으면 링크 제어 패킷 오류와 같은 LLP 오류는 LLP 시퀀스를 재시작할 수 있는 타임-아웃 메커니즘을 이용하여 처리될 수 있다.
도 14a 내지 도 14c는 예시적인 MCPL의 데이터 레인에서 다양한 타입의 데이터에 대한 예시적인 비트 맵핑의 표현을 예시한다. 예를 들어, 예시적인 MCPL은 50 데이터 레인을 포함할 수 있다. 도 14a는 IDI와 같이 8UI 또는 윈도우 내에서 데이터 레인을 통해 전송될 수 있는, 제 1 프로토콜에서 예시적인 16 바이트 슬롯의 첫 번째 비트 맵핑을 예시한다. 예를 들어, 정의된 8UI 윈도우 내에서, 헤더 슬롯을 포함하는 세 개의 16 바이트 슬롯이 전송될 수 있다. 본 예에서는 두 바이트의 데이터가 남아 있으며, 이렇게 남아 있는 두 바이트는 (예를 들면, 레인 DATA[48] 및 DATA[49]에서) CRC 비트로 활용될 수 있다.
다른 예에서, 도 14b는 예시적인 MCPL의 50 데이터 레인을 통해 전송된 PCIe 패킷 데이터에 대한 예시적인 두 번째 비트 맵핑을 예시한다. 도 14b의 예에서, 16 바이트 패킷(예를 들면, 트랜잭션 계층(transaction layer, TLP) 또는 데이터 링크 계층(data link layer, DLLP) PCIe 패킷)은 MCPL을 통해 전송될 수 있다. 8 UI 윈도우에서, 세 개의 패킷이 전송될 수 있는데, 이때 대역폭 중 남아 있는 두 바이트는 윈도우 내에서 사용되지 않고 남겨 놓는다. 프레이밍 토큰은 이러한 심볼에 포함될 수 있으며 각 패킷의 시작과 끝을 찾는데 사용될 수 있다. PCIe의 일 예에서, 도 14b의 예에서 활용된 프레이밍은 8GT/s에서 PCIe에 대해 구현된 토큰과 동일할 수 있다.
또 다른 예에서, 도 14c에서 예시된 바와 같이, 예시적인 MCPL을 통해 전송된 링크-투-링크 패킷의 예시적인 비트 맵핑이 도시된다. LLP는 4 바이트일 수 있으며 각각의 LLP(예를 들면, LLP0, LLP1, LLP2 등)는 예시적인 구현예에서 결함 허용범위 및 오류 검출에 따라서 네 번 연속하여 전송될 수 있다. 예를 들어, 네 번 연속하여 동일한 LLP를 수신하지 못하면 오류가 있다고 표시할 수 있다. 또한, 다른 데이터 형태와 마찬가지로, 이전의 시간 윈도우 또는 심볼에서 VALID를 수신하지 못하면 이 또한 오류가 있다고 표시할 수 있다. 일부 사례에서, LLP는 일정한 슬롯을 가질 수 있다. 그 밖에, 본 예에서, 다른 예 중에서도, 50 레인(예를 들면, DATA[0-49]) 중 두 레인을 통해 송신되는, 바이트 시구간에서 미사용된 또는 "예비용" 비트는 논리 0일 수 있다.
도 15를 참조하면, 간략화한 링크 상태 머신 천이도(1400)가 상태 천이 때마다 활용된 측파대 핸드셰이크와 함께 도시된다. 예를 들어, Reset.Idle 상태(예를 들면, 이 상태에서 위상 고정 루프(phase lock loop, PLL) 잠금 교정(lock calibration)이 수행됨)가 측파대 핸드셰이크를 통해 Reset.Cal 상태(예를 들면, 이 상태에서 링크가 또한 교정됨)로 천이할 수 있다. Reset.Cal은 측파대 핸드셰이크를 통해 Reset.ClockDCC 상태(예를 들면, 이 상태에서 듀티 사이클 보정(duty cycle correction, DCC) 및 지연 고정 루핑(delay-locked looping, DLL) 잠금이 수행될 수 있음)로 천이할 수 있다. 추가 핸드세이크가 수행되어 Reset.ClockDCC에서 Reset.Quiet 상태로 천이할 수 있다(예를 들면, 유효 신호를 디어써트하기 위해). MCPL의 레인들에서 시그널링의 정렬을 지원하기 위해, 레인들은 Center.Pattern 상태를 통해 센터링될 수 있다.
일부 구현예에서, 도 16의 예에서 도시된 바와 같이, Center.Pattern 상태 동안, 송신기는 훈련 패턴 또는 다른 데이터를 생성할 수 있다. 수신기는 예를 들어, 위상 보간기 위치 및 vref 위치를 설정하고 비교기를 설정함으로써 그의 수신기 회로를 조정하여 그러한 훈련 패턴을 수신할 수 있다. 수신기는 계속하여 수신한 패턴을 예상된 패턴과 비교하고 그 결과를 레인 오류 레지스터에 저장한다. 한 세트의 패턴이 완료된 후, 수신기는 위상 보간기 설정치를 증분하면서 vref를 동일하게 유지할 수 있다. 검사 패턴 생성 및 비교 프로세스가 지속될 수 있으며 새로운 비교 결과는 위상 보간기의 모든 값의 처음부터 끝까지 그리고 vref의 모든 값의 처음부터 끝까지 반복적 단계를 진행하는 절차에 따라서 레인 오류 레지스터에 저장될 수 있다. 패턴 생성 및 비교 프로세스가 모두 끝날 때 Center.Quiet 상태에 진입할 수 있다. Center.Pattern 및 Center Quiet 링크 상태 동안 계속 레인의 센터링한 다음에, (예를 들면, 링크의 전용 LSM 측파대 레인을 통해 전송된 LSM 측파대 신호를 이용하는) 측파대 핸드셰이크가 가능하게 되어 MCPL을 초기화하고 MCPL을 통해 데이터를 전송할 수 있게 하는 Link.Init 상태로 천이할 수 있다.
잠시 도 15를 참조하면, 전술한 바와 같이, 측파대 핸드셰이크는 멀티칩 패키지 내 다이나 칩들 간의 링크 상태 머신 천이를 가능하게 하기 위해 사용될 수 있다. 예를 들어, MCPL의 LSM 측파대 레인상의 신호는 상태 머신 천이가 다이 전체에서 동기화하도록 사용될 수 있다. 예를 들면, 상태(예를 들면, Reset.Idle)에서 퇴장하는 조건이 충족될 때, 그러한 조건을 충족하는 측은 그의 아웃바운드 LSM_SB 레인을 통해, LSM 측파대 신호를 어써트할 수 있고 동일한 조건에 도달하는 다른 원격 다이를 대기할 수 있으며 그의 LSM_SB 레인상의 LSM 측파대 신호를 어써트할 수 있다. 두 LSM_SB 신호가 어써트될 때, 각각의 다이의 링크 상태 머신은 다음 상태(예를 들면, Reset.Cal 상태)로 천이할 수 있다. 두 LSM SB 신호가 상태 천이에 앞서 어써트된 채로 유지되어야 하는 최소한의 중복 시간이 정의될 수 있다. 또한, LSM_SB가 디어써트된 이후 정확한 턴-어라운드 검출을 가능하게 하는 최소의 작업중지 시간(quiesce time)이 정의될 수 있다. 일부 구현예에서, 모든 링크 상태 천이는 그러한 LSM_SB 핸드셰이크를 조건으로 할 수 있고 그러한 LSM_SB 핸드셰이크에 의해 가능해질 수 있다.
도 17은 예시적인 MCPL에 포함될 수 있는 추가적인 링크 상태 및 링크 상태 천이 중 적어도 몇 가지를 예시하는 상세한 링크 상태 머신 다이어그램(1700)이다. 일부 구현예에서, 예시적인 링크 상태 머신은 도 17에서 예시된 다른 상태 및 상태 천이 중에서도, MCPL의 레인을 디지털 루프백으로 두기 위해 제공될 수 있는 "직행 루프백(Directed Loopback)" 천이를 포함할 수 있다. 예를 들어, MCPL의 수신기 레인은 클럭 복구 회로 다음에 송신기 레인으로 루프백될 수 있다. 일부 사례에서 데이터 심볼을 정렬하기 위해 사용될 수 있는 "LB_Recenter"가 또한 제공될 수 있다. 그 외에, 도 15에서 도시된 바와 같이, 잠재적으로 다른 예 중에서, MCPL은 L1 유휴 상태 및 L2 슬립 상태와 같은 액티브 L0 상태 및 저전력 상태를 비롯한 복수 개의 링크 상태를 지원할 수 있다.
도 18은 액티브 상태(예를 들면, L0)와 저전력 또는 유휴 상태(예를 들면, L1) 사이에서 천이하는 예시적인 흐름을 예시하는 간략화한 블록도(1800)이다. 이러한 특정의 예에서, 제 1 디바이스(1805) 및 제 2 디바이스(1810)는 MCPL을 이용하여 통신으로 연결된다. 액티브 상태에 있는 동안, 데이터는 MCPL의 레인(예를 들면, DATA, VALID, STREAM 등)을 통해 송신된다. 링크 계층 패킷(LLP)은 링크 상태 천이를 가능하게 하는 것을 지원하기 위해 레인(예를 들면, 데이터 레인, 이때 스트림 신호는 데이터가 LLP 데이터라고 표시한다)을 통해 전달될 수 있다. 예를 들어, LLP는 제 1 및 제 2 디바이스(1805, 1810) 사이에서 L0에서 L1으로 진입하는 것을 협상하기 위해 전송될 수 있다. 예를 들어, MCPL에 의해 지원되는 상위 계층 프로토콜은 L1(또는 다른 상태)으로의 진입을 원한다고 전달할 수 있으며 상위 계층 프로토콜은 LLP가 MCPL을 통해 전송되게 하여 링크 계층 핸드셰이크에 의거하여 물리 계층을 L1으로 진입하게 할 수 있다. 예를 들어, 도 18은 전송된 LLP의 적어도 일부분으로서, 제 2 (업스트림) 디바이스(1810)로부터 제 1 (다운스트림) 디바이스(1805)로 전송된 "L1진입(Enter L1)" 요청 LLP를 포함하는 것을 도시한다. 일부 구현예 및 상위 레벨의 프로토콜에서, 다운스트림 포트는 L1으로의 진입을 시작하지 않는다. 다른 예 중에서, 수신하는 제 1 디바이스(1805)는 응답으로 "L1으로 변경" 요청 LLP를 전송할 수 있고, 제 2 디바이스(1810)는 "L1으로 변경" 확인응답(acknowledgement, ACK) LLP를 통해 확인응답할 수 있다. 핸드셰이크의 종료를 검출하면, 논리 PHY는 측파대 신호가 전용의 측파대 링크에서 어써트되게 하여 ACK가 수신되었고 디바이스(예를 들면, 1805)가 L1으로 진입을 위한 준비를 하고 기다리고 있다고 확인응답하도록 할 수 있다. 예를 들어, 제 1 디바이스(1805)는 제 2 디바이스(1810)로 전송된 측파대 신호(1815)를 어써트하여 링크 계층 핸드셰이크에서 최종 ACK의 수신을 확인할 수 있다. 그 외에, 제 2 디바이스(1810)는 또한 측파대 신호(1815)에 응답하여 측파대 신호를 어써트하여 제 1 디바이스(1805)에게 제 1 디바이스의 측파대 ACK(1805)를 통지할 수 있다. 링크 계층 제어 및 측파대 핸드셰이크가 완료됨에 따라, MCPL PHY는 L1 상태로 천이될 수 있고, 디바이스(1805, 1810)의 각각의 MCPL 스트로브(1820, 1825)를 비롯하여 MCPL의 모든 레인이 유휴 절전 모드로 들어가게 한다. L1은 예를 들어, MCPL을 통해 다른 디바이스로 전송되는 데이터를 검출하는 것에 대한 응답으로, L0으로 재진입을 요청하는 제 1 및 제 2 디바이스(1805, 1810) 중 한 디바이스의 상위 레벨 계층 로직에서 퇴장될 수 있다.
전술한 바와 같이, 일부 구현예에서, 잠재적으로 여러 상이한 프로토콜을 지원하는 MCPL은 두 디바이스 사이에서 통신을 가능하게 해줄 수 있으며, MCPL은 복수 개의 프로토콜 중 잠재적으로 임의의 프로토콜에 따라서 MCPL의 레인을 통해 통신을 가능하게 해줄 수 있다. 그러나 복수 개의 프로토콜을 가능하게 하는 것은 적어도 일부 링크 상태로 진입 및 재진입을 복잡하게 할 수 있다. 예를 들어, 일부 전통적인 인터커넥트는 상태 천이 시 마스터의 역할을 상정하는 하나의 상위 계층 프로토콜을 갖고 있지만, 복수 개의 여러 프로토콜을 가진 MCPL의 구현은 복수 개의 마스터를 포함한다. 예로서, 도 18에서 도시된 바와 같이, 각각의 PCIe 및 IDI는 MCPL의 구현을 통해 디바이스(1805, 1810) 사이에서 지원될 수 있다. 예를 들어, 물리 계층을 유휴 또는 저전력 상태로 놓으면 지원된 프로토콜(예를 들면, PCIe 및 IDI) 각각으로부터 취득되는 첫 프로토콜을 허용하는 것을 조건으로 할 수 있다.
일부 사례에서, L1(또는 다른 상태)으로의 진입은 MCPL의 구현을 위해 지원되는 복수 개의 지원 프로토콜 중 단 하나의 프로토콜에 의해 요청될 수 있다. (예를 들면, MCPL에 관한 조건과 유사한 (예를 들면, 트래픽이 거의 없거나 전혀 없는) 조건을 식별함에 따라) 마찬가지로 다른 프로토콜이 동일한 상태로 진입을 요청할 것이라는 가능성이 있을 수 있지만, 논리 PHY는 실제로 상태 천이를 가능하게 하기 전에 각각의 상위 계층 프로토콜로부터 허가 또는 지시가 수신될 때까지 대기할 수 있다. 논리 PHY는 어느 상위 계층 프로토콜이 상태 변동을 요청했는지(예를 들어, 대응하는 핸드셰이크를 수행했는지)를 추적하고 각각의 프로토콜이 특정의 상태 변동을 요청하였던 것을 식별하면 상태 천이, 이를테면 L0에서 L1으로의 천이 또는 다른 프로토콜의 통신에 영향을 주거나 다른 프로토콜의 통신을 방해하였을 다른 천이를 시작할 수 있다. 일부 구현예에서, 프로토콜은 시스템 내 다른 프로토콜에 대해 적어도 부분적인 의존성에 대해서는 알지 못할 수 있다. 또한, 일부 사례에서, 프로토콜은 특정 상태로의 진입 요청에 대한 (예를 들면, PHY로부터의) 응답, 예를 들면 요청된 상태 천이의 확인 또는 거절을 기다릴 수 있다. 따라서, 그러한 사례에서, 유휴 링크 상태로의 진입을 위한 다른 지원 프로토콜로부터 허가를 기다리면서, 논리 PHY는 요청하는 상위 계층 프로토콜에게 "속임수를 써서" (실제로, 레인이 여전히 액티브일 때, 최소한 다른 프로토콜이 또한 유휴 상태로 진입을 요청할 때까지) 특정 상태에 진입하였다고 믿게 하기 위해 유휴 상태로 진입하라는 요청에 대한 종합적인 응답을 생성할 수 있다. 다른 잠재적인 장점 중에서, 다른 예 중에서, 이렇게 함으로써 복수 개의 프로토콜들 사이에서 저전력 상태로 진입하는 것을 간략하게 조정할 수 있다.
앞에서 설명된 장치, 방법 및 시스템은 전술한 바와 같은 임의의 전자 디바이스 또는 시스템에서 구현될 수 있다는 것을 주목하여야 한다. 특정의 예시로서, 첨부의 도면은 본 명세서에서 설명된 발명을 활용하기 위한 예시적인 시스템을 제공한다. 아래에서 시스템이 더 자세히 설명되므로, 다수의 여러 인터커넥트가 앞의 설명으로부터 개시되고, 설명되고, 다시 논의된다. 용이하게 자명해지는 것으로서, 앞에서 설명된 내용은 그와 같은 인터커넥트, 패브릭, 또는 아키텍처의 어느 것에도 적용될 수 있다.
도 19를 참조하면, 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예가 도시된다. 프로세서(1900)는 코드를 실행하는 마이크로프로세서, 임베디드 프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 네트워크 프로세서, 휴대형 프로세서, 애플리케이션 프로세서, 코-프로세서, 시스템 온 칩(SOC), 또는 기타 장치와 같은 임의의 프로세서 또는 프로세싱 디바이스를 포함한다. 일 실시예에서, 프로세서(1900)는 적어도 두 개의 코어 - 코어(1901 및 1902)를 포함하며, 이들 코어는 비대칭 코어 또는 대칭 코어(예시된 실시예)를 포함할 수 있다. 그러나 프로세서(1900)는 대칭 또는 비대칭일 수 있는 임의의 개수의 프로세싱 요소를 포함할 수 있다.
일 실시예에서, 프로세싱 요소는 소프트웨어 스레드(software thread)를 지원하는 하드웨어 또는 로직을 말한다. 하드웨어 프로세싱 요소의 예는 실행 상태 또는 구조적 상태와 같은 프로세서의 상태를 보유할 수 있는 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트, 컨텍스트 유닛, 논리 프로세서, 하드웨어 스레드, 코어, 및/또는 임의의 다른 요소를 포함한다. 다시 말해서, 일 실시예에서, 프로세싱 요소는 소프트웨어 스레드, 오퍼레이팅 시스템, 어플리케이션, 또는 기타 코드와 같은, 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 말한다. 물리적 프로세서 (또는 프로세서 소켓)은 일반적으로 코어 또는 하드웨어 스레드와 같은 임의의 개수의 기타 프로세싱 요소를 잠재적으로 포함하는 집적 회로를 말한다.
코어는 종종 독립적인 아키텍처적인 상태를 유지할 수 있는 집적 회로에 배치된 로직을 말하며, 여기서 각각의 독립적으로 유지되는 아키텍처적인 상태는 적어도 일부의 전용된 실행 자원과 연관된다. 코어와 대조적으로, 하드웨어 스레드는 전형적으로 독립적인 아키텍처적 상태를 유지할 수 있는 집적 회로에 배치된 임의의 로직을 말하며, 여기서 독립적으로 유지되는 아키텍처적 상태는 실행 자원으로의 액세스를 공유한다. 알 수 있는 바와 같이, 어떤 자원이 공유되고 다른 자원이 아키텍처적 상태에 전용되고 있을 때, 하드웨어 스레드와 코어의 명칭 간의 경계가 겹친다. 그러나 종종, 코어와 하드웨어 스레드는 오퍼레이팅 시스템에 의해 개별적인 논리 프로세서라고 간주되는데, 이때 오퍼레이팅 시스템은 각 논리 프로세서의 동작을 개별적으로 스케줄링할 수 있다.
도 19에 도시된 바와 같이, 물리 프로세서(1900)는 두 개의 코어, 즉 코어(1901 및 1902)를 포함한다. 여기서, 코어(1901 및 1902)는 대칭 코어인 것으로, 즉, 코어는 동일한 구성, 기능 유닛, 및/또는 로직을 갖는 것으로 간주된다. 다른 실시예에서, 코어(1901)는 비순차적 프로세서 코어를 포함하는데 반해, 코어(1902)는 순차적 프로세서 코어를 포함한다. 그러나 코어(1901 및 1902)는 네이티브 코어, 소프트웨어 관리형 코어, 네이티브 명령어 집합 아키텍처(Instruction Set Architecture, ISA)를 실행하도록 적응된 코어, 번역된 명령어 집합 아키텍처(ISA)를 실행하도록 적응된 코어, 공통-설계된 코어, 또는 기타 공지된 코어와 같은 임의의 형태의 코어로부터 개별적으로 선택될 수 있다. 이기종 코어 환경(즉, 비대칭 코어)에서, 이진 변환과 같은 몇 가지 형태의 변환이 하나 또는 두 코어에서 코드를 스케줄 또는 실행하기 위해 활용될 수 있다. 추가적으로 설명하기 위하여, 코어(1902) 내 유닛은 도시된 실시예에서 유사한 방식으로 동작하므로, 코어(1901)에서 도시된 기능 유닛은 아래에서 더 상세히 설명된다.
도시된 바와 같이, 코어(1901)는 하드웨어 스레드 슬롯(1901a 및 1901b)이라고도 지칭될 수 있는 두 개의 하드웨어 스레드(1901a 및 1901b)를 포함한다. 그러므로 일 실시예에서, 오퍼레이팅 시스템과 같은 소프트웨어 엔티티는 프로세서(1900)를 잠재적으로 네 개의 소프트웨어 스레드를 동시에 실행할 수 있는 네 개의 개별 프로세서, 즉 논리 프로세서 또는 프로세싱 요소로서 프로세서(1900)라고 간주한다. 앞에서 언급한 바와 같이, 제 1 스레드는 아키텍처 상태 레지스터(1901a)와 연관되고, 제 2 스레드는 아키텍처 상태 레지스터(1901b)와 연관되고, 제 3 스레드는 아키텍처 상태 레지스터(1902a)와 연관될 수 있으며, 제 4 스레드는 아키텍처 상태 레지스터(1902b)와 연관될 수 있다. 여기서, 각각의 아키텍처 상태 레지스터(1901a, 1901b, 1902a, 및 1902b)는 앞에서 설명한 것처럼 프로세싱 요소, 스레드 슬롯, 또는 스레드 유닛이라고도 지칭될 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터(1901a)는 아키텍처 상태 레지스터(1901b) 내에 복제되며, 그래서 논리 프로세서(1901a) 및 논리 프로세서(1901b)에 대한 개개의 아키텍처 상태/컨텍스트가 저장될 수 있다. 코어(1901)에서, 스레드(1901a 및 1901b)에 대한 할당자 및 리네이머(renamer) 블록(1930) 내의 명령어 포인터 및 리네이밍 로직과 같은 다른 더 작은 자원들 또한 복제될 수 있다. 재정렬/리타이어먼트(reorder/retirement) 유닛(1935) 내 재정렬 버퍼, ILTB(1920), 적재/저장 버퍼, 및 큐와 같은 일부 자원은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터, 페이지-테이블 기반 레지스터(들), 저급 데이터-캐시 및 데이터-TLB(1915), 실행 유닛(들)(1940), 및 비순차적 유닛의 부분(1935)과 같은 기타 자원은 잠재적으로 완전히 공유된다.
프로세서(1900)는 종종 완전 공유될 수 있거나, 파티셔닝을 통해 공유될 수 있거나, 또는 프로세싱 요소에 의해/프로세싱 요소에 전용될 수 있는 기타 자원을 포함하기도 한다. 도 19에서, 프로세서의 예시적인 논리 유닛/자원을 가진 전적으로 예시적인 프로세서의 실시예가 도시된다. 프로세서는 이러한 기능적 유닛 중 임의의 기능적 유닛을 포함하거나 제외할 수 있을 뿐만 아니라, 도시되지 않은 임의의 다른 공지된 기능적 유닛, 로직, 또는 펌웨어를 포함할 수 있다는 것을 주목하자. 예시된 바와 같이, 코어(1901)는 간소화한 대표적인 비순차적(out-of-order, OOO) 프로세서 코어를 포함한다. 그러나 여러 실시예에서는 순차적 프로세서가 활용될 수 있다. OOO 코어는 실행될/취할 브랜치를 예측하는 브랜치 타겟 버퍼(1920) 및 명령어의 어드레스 변환 엔트리를 저장하는 명령어-변환 버퍼(instruction-translation buffer, I-TLB)(1920)를 포함한다.
코어(1901)는 또한 페치 유닛(1920)에 결합되어 페치된 요소를 디코딩하는 디코딩 모듈(1925)을 포함한다. 일 실시예에서, 페치 로직은 스레드 슬롯(1901a, 1901b)과 각기 연관된 개개의 시퀀서를 포함한다. 보통 코어(1901)는 프로세서(1900) 상에서 실행가능한 명령어를 정의/명시하는 제 1 ISA와 연관된다. 종종 제 1 ISA의 일부인 머신 코드 명령어는 수행될 명령어 또는 동작을 참조/명시하는 명령어(오피코드(opcode)라고도 지칭됨)의 일부분을 포함한다. 디코딩 로직(1925)은 이러한 명령어를 이들의 오피코드로부터 인식하고 디코딩된 명령어를 전달하여 파이프라인에서 제 1 ISA에 의해 정의된 바와 같이 처리하는 회로를 포함한다. 예를 들면, 아래에서 더 상세히 설명하는 바와 같이, 디코더(1925)는 일 실시예에서, 트랜잭션 명령어와 같은 특정 명령어를 인식하도록 설계 또는 적응된 로직을 포함한다. 디코더(1925)에 의한 인식의 결과로서, 아키텍처 또는 코어(1901)는 특정하고, 미리 정의된 조치를 취하여 적절한 명령어와 연관된 작업을 수행한다. 본 명세서에서 기술된 작업, 블록, 동작, 및 방법 중 임의의 것은 단일 또는 다중의 명령어에 응답하여 수행될 수 있는데, 그 명령어 중 일부는 신규 또는 이전의 명령어일 수 있다는 것을 주목하는 것이 중요하다. 일 실시예에서, 디코더(1926)는 동일한 ISA(또는 그의 서브세트)를 인식한다는 것을 주목하자. 대안으로, 이기종 코어 환경에서, 디코더(1926)는 제 2 ISA(제 1 ISA의 서브세트 또는 별도의 ISA)를 인식한다.
일 예에서, 할당자 및 리네이머 블록(1930)은 명령어 처리 결과를 저장하는 레지스터 파일과 같이, 자원을 보존하는 할당자를 포함한다. 그러나 스레드(1901a 및 1901b)는 잠재적으로 비순차적 순서로 실행할 수 있으며, 이 경우 할당자 및 리네이머 블록(1930)은 또한 명령어 결과를 추적하는 재정렬 버퍼와 같은 다른 자원을 갖고 있다. 유닛(1930)은 또한 프로그램/명령어 참조 레지스터를 프로세서(1900) 내부의 다른 레지스터로 리네임하는 레지스터 리네이머를 포함할 수 있다. 재정렬/리타이어먼트 유닛(1935)은 앞에서 언급한 재정렬 버퍼, 적재 버퍼, 및 저장 버퍼와 같이, 비순차적 실행을 지원하고 나중에 비순차적으로 실행된 명령어의 순차적 리타이어먼트를 지원하는 컴포넌트를 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들)(1940)은 실행 유닛의 명령어/동작을 스케줄링하는 스케줄러 유닛을 포함한다. 예를 들면, 부동 소수점 명령어는 이용 가능한 부동 소수점 실행 유닛을 갖는 실행 유닛의 한 포트에서 스케줄된다. 실행 유닛과 연관된 레지스터 파일이 또한 정보 명령어 처리 결과를 저장하기 위해 포함된다. 예시적인 실행 유닛은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 적재 실행 유닛, 저장 실행 유닛, 및 기타 공지된 실행 유닛을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(1950)는 실행 유닛(들)(1940)에 연결된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태로 유지되는 데이터 오퍼랜드와 같이, 요소에서 최근에 사용된/동작된 것을 저장한다. D-TLB는 물리적 어드레스 변환에 대한 최신의 가상적/선형적인 것을 저장한다. 특정한 예로서, 프로세서는 물리 메모리를 복수 개의 가상 페이지로 나누는 페이지 테이블 구조를 포함할 수 있다.
여기서, 코어(1901 및 1902)는 온-칩 인터페이스(1910)와 연관된 제 2 레벨 캐시와 같은 상위-레벨 또는 그 이상 레벨의 캐시로의 액세스를 공유한다. 상위-레벨 또는 그 이상 레벨은 실행 유닛(들)로부터 증가하거나 더 멀어지는 캐시 레벨을 말한다는 것을 주목하자. 일 실시예에서, 상위-레벨 캐시는 제 2 또는 제 3 레벨 데이터 캐시와 같이, 프로세서(1900)의 메모리 계층에서 마지막 캐시인 라스트-레벨 데이터 캐시이다. 그러나 상위 레벨 캐시는 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게 제한되지 않는다. 트레이스 캐시 - 명령어 캐시의 한 형태임 - 는 그 대신에 최근에 디코딩된 트레이스를 저장하기 위해 디코더(1925) 뒤에 연결될 수 있다. 여기서, 명령어는 잠재적으로 복수의 마이크로 명령어(마이크로-동작)으로 디코딩될 수 있는 매크로-명령어(즉, 디코더에 의해 인식되는 일반 명령어)를 말한다.
도시된 구성에서, 프로세서(1900)는 또한 온-칩 인터페이스 모듈(1910)을 포함한다. 역사적으로, 아래에서 더 상세히 설명되는 메모리 제어기는 프로세서(1900) 외부의 컴퓨팅 시스템에 포함되었다. 이러한 시나리오에서, 온-칩 인터페이스(1910)는 시스템 메모리(1975), (종종 메모리 제어기 허브를 메모리(1975)에 접속하는 것 및 I/O 제어기 허브를 주변 장치에 접속하는 것을 포함하는) 칩셋, 메모리 제어기 허브, 노스브릿지, 또는 기타 집적 회로와 같이, 프로세서(1900) 외부의 디바이스와 통신한다. 그리고 이러한 시나리오에서, 버스(1905)는 멀티-드롭 버스, 포인트-투-포인트 인터커넥트, 직렬 인터커넥트, 병렬 버스, 코히어런트(예를 들면, 캐시 코히어런트) 버스, 계층화된 프로토콜 아키텍처, 차동 버스, 및 GTL 버스와 같은 임의의 공지된 인터커넥트를 포함할 수 있다.
메모리(1975)는 프로세서(1900)에 전용될 수 있거나 시스템 내 다른 디바이스와 공유될 수 있다. 메모리(1975) 타입의 공통적인 예는 DRAM, SRAM, 비휘발성(non-volatile) 메모리(NV 메모리), 및 기타 공지된 저장 디바이스를 포함한다. 디바이스(1980)는 그래픽 가속기, 메모리 제어기 허브에 연결된 프로세서 또는 카드, I/O 제어기 허브에 결합된 데이터 저장소, 무선 송수신기, 플래시 디바이스, 오디오 제어기, 네트워크 제어기, 또는 기타 공지된 디바이스를 포함할 수 있다는 것을 주목하자.
그러나 최근에 더 많은 로직 및 디바이스가 SOC와 같이 단일 다이 상에 통합되고 있으므로, 이들 디바이스는 각기 프로세서(1900) 상에 통합될 수 있다. 예를 들면, 일 실시예에서, 메모리 제어기 허브는 프로세서(1900)와 동일한 패키지 및/또는 다이 상에 존재한다. 여기서, 코어의 일부분(온-코어 부분)(1910)은 메모리(1975) 또는 그래픽 디바이스(1980)와 같은 다른 디바이스와 인터페이스하기 위한 하나 이상의 제어기(들)를 포함한다. 그러한 디바이스와 인터페이스하기 위한 인터커넥트 및 제어기를 포함하는 구성은 종종 온-코어(또는 언-코어(un-core) 구성)이라고 지칭하기도 한다. 일 예로서, 온-칩 인터페이스(1910)는 온-칩 통신을 위한 링 인터커넥트 및 오프-칩 통신을 위한 고속의 직렬 포인트-투-포인트 링크(1905)를 포함한다. 그렇지만, SOC 환경에서, 네트워크 인터페이스, 코-프로세서, 메모리(1975), 그래픽 프로세서(1980), 및 임의의 여타 공지된 컴퓨터 장치/인터페이스와 같은 더 많은 디바이스들이 단일의 다이 또는 집적된 회로 상에서 통합되어 고기능 및 저전력 소비가 가능한 작은 폼 팩터를 제공할 수 있다.
일 실시예에서, 프로세서(1900)는 애플리케이션 코드(1976)를 컴파일, 변환, 및/또는 최적화하는 컴파일러, 최적화, 및/또는 변환기 코드(1977)를 실행하여 본 명세서에서 기술된 장치 및 방법을 지원하거나 이들과 인터페이싱할 수 있다. 컴파일러는 종종 소스 텍스트/코드를 타겟 텍스트/코드로 변환하는 프로그램 또는 프로그램의 세트를 포함한다. 보통, 컴파일러를 이용한 프로그램/애플리케이션 코드의 컴파일은 복수의 국면에서 이루어지며 상위-레벨의 프로그래밍 코드를 하위-레벨의 머신 또는 어셈블리 언어 코드로 변환하기 위해 실행된다. 그렇지만, 싱글 패스 컴파일러는 여전히 간단한 컴파일을 위해 활용될 수 있다. 컴파일러는 임의의 공지된 컴파일 기술을 활용할 수 있으며 어휘 분석, 사전처리, 파싱, 시맨틱 분석, 코드 생성, 코드 변환, 및 코드 최적화와 같은 임의의 공지된 컴파일러 동작을 수행할 수 있다.
종종 더 큰 컴파일러가 복수의 국면을 포함하지만, 대부분의 이러한 국면은 종종 두 가지의 일반적인 단계, 즉 (1) 프론트-엔드, 즉 일반적으로 구문론적 처리, 의미론적 처리, 및 일부의 변환/최적화가 발생할 수 있는 프론트-엔드, 및 (2) 백-엔드, 즉 분석, 변환, 최적화, 및 코드 생성이 발생하는 백-엔드 내에 포함된다. 일부 컴파일러는 컴파일러의 프론트-엔드와 백-엔드 간의 서술의 흐릿함을 설명하는 미들을 말한다. 그 결과로서, 컴파일러의 삽입, 연관, 생성, 또는 기타 동작이라 하는 것은 전술한 국면이나 패스 중 임의의 것뿐만 아니라, 컴파일러의 임의의 다른 공지된 국면 또는 패스에서 발생할 수 있다. 예시적인 예로서, 컴파일러는 컴파일의 프론트-엔드 국면에서 호출/동작의 삽입 및 그런 다음 변환 국면 동안 호출/동작의 하위-레벨 코드로의 변환과 같이, 동작, 호출, 함수 등을 잠재적으로 컴파일의 하나 이상의 국면에 삽입한다. 동적 컴파일 동안, 컴파일러 코드 또는 동적 최적화 코드는 그러한 동작/호출을 삽입할 뿐만 아니라 런타임 동안 실행을 위한 코드를 최적화할 수 있다는 것을 주목하자. 특정의 예시적인 예로서, 이진 코드(이미 컴파일된 코드)는 런타임 동안 동적으로 최적화될 수 있다. 여기서, 프로그램 코드는 동적의 최적화 코드, 이진 코드, 또는 이들의 조합을 포함할 수 있다.
컴파일러와 유사한, 이진 변환기와 같은 변환기는 코드를 정적 또는 동적으로 변환하여 코드를 최적화 및/또는 변환한다. 그러므로 코드, 애플리케이션 코드, 프로그램 코드, 또는 기타 소프트웨어 환경의 실행이라는 것은 (1) 프로그램 코드를 컴파일하기 위해, 소프트웨어 구조를 유지하기 위해, 기타 동작을 수행하기 위해, 코드를 최적화하기 위해, 또는 코드를 변환하기 위해 동적 또는 정적으로 컴파일러 프로그램(들), 최적화 코드 최적화기, 또는 변환기의 실행, (2) 최적화된/컴파일된 애플리케이션 코드와 같은 동작/호출을 포함하는 메인 프로그램 코드의 실행, (3) 라이브러리와 같이, 기타 소프트웨어 관련된 동작을 수행하거나 코드를 최적화하기 위하여 소프트웨어 구조를 유지하는 메인 프로그램 코드와 연관된 기타 프로그램 코드의 실행, 또는 (4) 이들의 조합을 말할 수 있다.
이제 도 20을 참조하면, 멀티코어 프로세서의 실시예의 블록도가 도시된다. 도 20의 실시예에서 도시된 바와 같이, 프로세서(2000)는 여러 도메인을 포함한다. 구체적으로, 코어 도메인(2030)은 복수 개의 코어(2030A-2030N)를 포함하고, 그래픽 도메인(2060)은 미디어 엔진(2065)을 갖는 하나 이상의 그래픽 엔진을 포함한다.
다양한 실시예에서, 시스템 에이전트 도메인(2010)은 전력 제어 이벤트 및 전력 관리를 처리하여, 도메인(2030 및 2060)의 개개 유닛(예를 들면, 코어 및/또는 그래픽 엔진)가 특정 유닛에서 발생하는 활동(또는 비활동)을 감안하여 적절한 전력 모드/레벨(예를 들면, 활성, 터보, 슬립(sleep), 동면(hibernate), 딥 슬립(deep sleep), 또는 여타의 최신 구성 전력 인터페이스(Advanced Configuration Power Interface)와 같은 상태)에서 역학적으로 동작하도록 독립적으로 제어할 수 있도록 한다. 각각의 도메인(2030 및 2060)은 상이한 전압 및/또는 전력에서 동작할 수 있으며, 그뿐만 아니라 도메인 내에서 개개의 유닛은 각기 잠재적으로 독립적인 주파수 및 전압에서 동작한다. 세 개의 도메인만이 도시되어 있지만, 본 발명의 범위는 이러한 관점으로 한정되지 않으며 다른 실시예에서는 부가적인 도메인이 존재할 수 있다는 것을 이해해야 한다.
도시된 바와 같이, 각각의 코어(2030)는 다양한 실행 유닛 및 부가적인 처리 요소 이외에 하위 레벨의 캐시를 더 포함한다. 여기서, 각종 코어는 서로 연결되고 최종 레벨 캐시(last level cache, LLC)(2040A-2040N)의 복수의 유닛 또는 슬라이스로 형성된 공유 캐시 메모리에도 연결되며, 이러한 LLC는 종종 저장 및 캐시 제어기 기능성을 포함하고 코어들 사이에서 공유될 뿐만 아니라, 잠재적으로 그래픽 엔진들 사이에서도 공유된다.
도시된 바와 같이, 링 인터커넥트(2050)는 코어들을 함께 연결하고, 코어와 LLC 슬라이스 사이에서 연결되는 복수의 링 스톱(2052A-2052N)을 통해 코어 도메인(2030), 그래픽 도메인(2060) 및 시스템 에이전트 회로(2010) 사이에서 인터커넥트를 제공한다. 도 20에서 보는 바와 같이, 인터커넥트(2050)는 어드레스 정보, 데이터 정보, 확인응답 정보, 및 스누프/무효 정보를 비롯한 다양한 정보를 전달하기 위해 사용된다. 비록 링 인터커넥트가 예시되지만, 임의의 공지된 온-다이 인터커넥트 또는 패브릭이 활용될 수 있다. 예시적인 예로서, 앞에서 논의된 일부 패브릭(예를 들면, 다른 온-다이 인터커넥트, 온-칩 시스템 패브릭(On-chip System Fabric, OSF), 최신 마이크로제어기 버스 아키텍처(Advanced Microcontroller Bus Architecture, AMBA) 인터커넥트, 다차원 메시 패브릭, 또는 여타 공지된 인터커넥트 아키텍처)이 유사한 방식으로 활용될 수 있다.
또한, 도시된 바와 같이, 시스템 에이전트 도메인(2010)은 연관된 디스플레이의 제어 및 연관된 디스플레이와의 인터페이스를 제공하는 디스플레이 엔진(2012)을 포함한다. 시스템 에이전트 도메인(2010)은 다른 유닛, 이를테면 시스템 메모리(예를 들어, 여러 DIMM으로 구현된 DRAM)과의 인터페이스를 제공하는 통합된 메모리 제어기(2020) 및 메모리 코히어런스 동작을 수행하는 코히어런스 로직(2022)을 포함할 수 있다. 여러 인터페이스는 프로세서와 다른 회로 사이의 상호접속이 가능하도록 제공될 수 있다. 예를 들면, 일 실시예에서, 적어도 하나의 직접 미디어 인터페이스(direct media interface, DMI)(2016) 인터페이스뿐만 아니라 하나 이상의 PCIeTM 인터페이스(2014)가 제공된다. 디스플레이 엔진 및 이와 같은 인터페이스는 전형적으로 PCIeTM 브릿지(2018)를 통해 메모리에 연결된다. 또한, 부가적인 프로세서 또는 여타 회로와 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 다른 인터페이스가 제공될 수 있다.
이제 도 21을 참조하면, 대표적인 코어의 블록도, 구체적으로는 도 20의 코어(2030)와 같은 코어의 백-엔드의 논리 블록의 블록도가 도시된다. 일반적으로, 도 21에 도시된 구조는 입력 명령어를 페치하고, 다양한 처리(예를 들면, 캐싱, 디코딩, 브랜치 예측 등)를 수행하고, 명령어/동작을 비순차적(out-of-order, OOO) 엔진(2180)으로 전달하기 위해 사용되는 프론트 엔드 유닛(2170)을 갖는 비순차적 프로세서를 포함한다. OOO 엔진(2180)은 디코딩된 명령어에 대해 추가 처리를 수행한다.
구체적으로, 도 21의 실시예에서, 비순차적 엔진(2180)은 프론트 엔드 유닛(2170)으로부터 하나 이상의 마이크로-명령어 또는 uop(micro-instruction)의 형태일 수 있는 디코딩된 명령어를 수신하고, 이 명령어를 레지스터 등과 같은 적절한 자원에 할당하는 할당 유닛(2182)을 포함한다. 그 다음, 명령어는 자원을 예약하고 이 자원을 복수 개의 실행 유닛(2186A-2186N) 중 하나에서 실행하기 위해 스케줄링하는 예약 스테이션(2184)으로 제공된다. 예를 들면, 다른 것 중에서도, 산술 논리 유닛(arithmetic logic unit, ALU), 적재 및 저장 유닛, 벡터 프로세싱 유닛(vector processing unit, VPU), 부동 소수점 실행 유닛을 비롯한 다양한 형태의 실행 유닛이 제공될 수 있다. 이러한 여러 실행 유닛으로부터의 결과는 정렬되지 않은 결과를 받아 이를 올바른 프로그램 순서로 반환하는 재정렬 버퍼(reorder buffer, ROB)(2188)에 제공된다.
도 21를 계속 참조하면, 프론트 엔드 유닛(2170) 및 비순차적 엔진(2180)은 모두 메모리 계층 구조의 상이한 레벨에 연결된다는 것을 주목하자. 구체적으로, 명령어 레벨 캐시(2172)가 도시되고, 이 캐시는 차례로 중간 레벨 캐시(2176)에 연결되고, 이 캐시는 차례로 최종 레벨 캐시(2195)에 연결된다. 일 실시예에서, 최종 레벨 캐시(2195)는 온-칩(때로는 언코어(uncore)라고 지칭함) 유닛(2190)에서 구현된다. 일 예로서, 유닛(2190)은 도 20의 시스템 에이전트(2010)와 유사하다. 앞에서 논의된 바와 같이, 언코어(2190)는 예시된 실시예에서 ED RAM을 통해 구현되는 시스템 메모리(2199)와 통신한다. 비순차적 엔진(2180) 내 각종 실행 유닛(2186)은 중간 레벨 캐시(2176)와도 통신하는 제 1 레벨 캐시(2174)와 통신한다는 것 또한 주목하자. 부가적인 코어(2130N-2-2130N)는 LLC(2195)에 연결될 수 있다는 것도 주목하자. 도 21의 실시예에서 이와 같이 하이 레벨에서 도시되지만, 다양한 대안 및 추가적인 컴포넌트가 제시될 수 있다는 것을 이해해야 한다.
도 22를 참조하면, 명령어를 실행하는 실행 유닛을 포함하는 프로세서와 함께 구성된 예시적인 컴퓨터 시스템의 블록도가 도시되며, 이 블록도에서 본 발명의 일 실시예에 따라서 한가지 이상의 특징을 구현하는 인터커넥트 중 하나 이상의 인터커넥트가 예시된다. 시스템(2200)은 본 발명에 따라서, 본 명세서에서 설명된 실시예에서와 같이, 데이터를 처리하기 위한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 사용하는 프로세서(2202)와 같은 컴포넌트를 포함한다. 비록 (다른 마이크로프로세서, 엔지니어링 워크스테이션, 및 셋톱 박스 등을 갖는 PC를 비롯한) 다른 시스템이 또한 사용될 수 있을지라도, 시스템(2200)은 PENTIUM IIITM, PENTIUM 4TM, XeonTM, 아이타니엄(Itanium), XScale TM 및/또는 StrongARM TM 마이크로프로세서에 기반한 프로세싱 시스템을 나타낸다. 일 실시예에서, 비록 다른 오퍼레이팅 시스템(예를 들면, UNIX 및 리눅스), 임베디드 소프트웨어, 및/또는 그래픽 유저 인터페이스가 또한 사용될 수 있을지라도, 샘플 시스템(2200)은 워싱톤 레드몬드 소재의 마이크로소프트 코포레이션으로부터 구입 가능한 WINDOWSTM 오퍼레이팅 시스템의 버전을 실행한다. 그러므로 본 발명의 실시예는 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 한정되지 않는다.
실시예는 컴퓨터 시스템으로 한정되지 않는다. 본 발명의 대안의 실시예는 휴대형 디바이스 및 임베디드 애플리케이션과 같은 다른 디바이스에서 사용될 수 있다. 휴대형 디바이스의 몇 가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대 정보 단말(personal digital assistant, PDA), 및 휴대형 PC를 포함한다. 임베디드 애플리케이션은 적어도 일 실시예에 따라서 하나 이상의 명령어를 수행할 수 있는 마이크로 제어기, 디지털 신호 프로세서(digital signal processor, DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(wide area network, WAN) 스위치, 또는 임의의 다른 시스템을 포함할 수 있다.
이와 같이 예시된 실시예에서, 프로세서(2202)는 적어도 하나의 명령어를 수행하는 알고리즘을 구현하는 하나 이상의 실행 유닛(2208)을 포함한다. 일 실시예는 싱글 프로세서 데스크톱 또는 서버 시스템의 맥락에서 설명될 수 있지만, 대안의 실시예는 멀티프로세서 시스템에 포함될 수 있다. 시스템(2200)은 '허브' 시스템 아키텍처의 일 예이다. 컴퓨터 시스템(2200)은 데이터 신호를 처리하는 프로세서(2202)를 포함한다. 예시적인 일 예로서, 프로세서(2202)는 복잡 명령어 집합 컴퓨터(complex instruction set computer, CISC) 마이크로프로세서, 축소 명령어 집합 컴퓨팅(reduced instruction set computing, RISC) 마이크로프로세서, 아주 긴 명령어 워드(very long instruction word, VLIW) 마이크로프로세서, 명령어 집합들의 조합을 구현하는 프로세서, 또는 예를 들어 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스를 포함한다. 프로세서(2202)는 데이터 신호를 프로세서(2202)와 시스템(2200) 내 다른 컴포넌트 사이에서 전송하는 프로세서 버스(2210)에 연결된다. 시스템(2200)의 요소(예를 들면, 그래픽 가속기(2212), 메모리 제어기 허브(2216), 메모리(2220), I/O 제어기 허브(2224), 무선 송수신기(2226), 플래시 BIOS(2228), 네트워크 제어기(2234), 오디오 제어기(2236), 직렬 확장 포트(2238), I/O 제어기(2240) 등)는 본 기술에 친숙한 자들에게 널리 알려진 통상적인 기능을 수행한다.
일 실시예에서, 프로세서(2202)는 레벨 1(L1) 내부 캐시 메모리(2204)를 포함한다. 아키텍처에 따라서, 프로세서(2202)는 단일의 내부 캐시 또는 복수 레벨의 내부 캐시를 가질 수 있다. 다른 실시예는 특별한 구현 및 필요에 따라 내부와 외부 캐시들의 조합을 포함한다. 레지스터 파일(2206)은 정수 레지스터, 부동 소수점 레지스터, 벡터 레지스터, 뱅크형 레지스터, 셰도우 레지스터, 체크포인트 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 포함하는 각종 레지스터 내에 상이한 형태의 데이터를 저장한다.
정수 및 부동 소수점 연산을 수행하는 로직을 포함하는 실행 유닛(2208) 또한 프로세서(2202) 내에 상주한다. 일 실시예에서, 프로세서(2202)는 실행될 때 소정의 마이크로명령어에 대한 알고리즘을 수행하거나 복잡한 시나리오를 처리하는 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 여기서, 마이크로코드는 잠재적으로 프로세서(2202)의 로직 버그/픽스를 처리하기 위해 잠재적으로 갱신 가능하다. 일 실시예에서, 실행 유닛(2208)은 묶음 명령어 집합(2209)을 처리하는 로직을 포함한다. 묶음 명령어 집합(2209)을 명령어를 실행하기 위해 연관된 회로와 함께 범용 프로세서(2202)의 명령어 집합 내에 포함시킴으로써, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산은 범용 프로세서(2202) 내 묶음 데이터를 이용하여 수행될 수 있다. 그러므로 많은 멀티미디어 애플리케이션은 묶음 데이터에 대해 연산을 수행하기 위한 프로세서의 데이터 버스의 전체 폭을 이용함으로써 더 효과적으로 가속되고 실행된다. 이것은 잠재적으로 프로세서의 데이터 버스 전체에 더 작은 단위의 데이터를 전달할 필요를 제거하여 하나 이상의 연산을 하나의 데이터 요소에서 한 번에 수행하게 된다.
실행 유닛(2208)의 대안의 실시예는 또한 마이크로 제어기, 임베디드 프로세서, 그래픽 디바이스, DSP, 및 다른 형태의 로직 회로에서도 사용될 수 있다. 시스템(2200)은 메모리(2220)를 포함한다. 메모리(2220)는 다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM) 디바이스, 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스, 플래시 메모리 디바이스, 또는 기타 메모리 디바이스를 포함한다. 메모리(2220)는 프로세서(2202)에 의해 실행되는 데이터 신호로 표현된 명령어 및/또는 데이터를 저장한다.
본 발명의 전술한 임의의 특징이나 양태는 도 22에서 예시된 하나 이상의 인터커넥트에서 활용될 수 있다는 것을 주목하자. 예를 들면, 프로세서(2202)의 내부 유닛들을 연결하기 위한, 도시되지 않은 온-다이 인터커넥트(on-die interconnect, ODI)는 전술한 본 발명의 하나 이상의 양태를 구현한다. 또는 본 발명은 예시된 다른 컴포넌트들을 연결하기 위한 프로세서 버스(2210)(예를 들면, 다른 공지된 고성능 컴퓨팅 인터커넥트), 메모리(2220)와의 고 대역폭 메모리 경로(2218), 그래픽 가속기(2212)와의 포인트-투-포인트 링크(예를 들면, 주변 컴포넌트 인터커넥트 익스프레스(PCIe) 준용 패브릭), 제어기 허브 인터커넥트(2222), I/O 또는 기타 인터커넥트(예를 들면, USB, PCI, PCIe)와 연관된다. 그러한 컴포넌트들의 몇 가지 예는 오디오 제어기(2236), 펌웨어 허브(플래시 BIOS)(2228), 무선 송수신기(2226), 데이터 저장소(2224), 사용자 입력 및 키보드 인터페이스(2242)를 포함하는 레거시 I/O 제어기(2210), 범용 직렬 버스(Universal Serial Bus, USB)와 같은 직렬 확장 포트(2238), 및 네트워크 제어기(2234)를 포함한다. 데이터 저장 디바이스(2224)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 드라이브, 플래시 메모리 장치, 또는 여타 대량 저장 디바이스를 포함할 수 있다.
이제 도 23을 참조하면, 본 발명의 실시예에 따라서 제 2 시스템(2300)의 블록도가 도시된다. 도 23에 도시된 바와 같이, 멀티프로세서 시스템(2300)은 포인트-투-포인트 인터커넥트 시스템이며, 포인트-투-포인트 인터커넥트(2350)를 통하여 결합된 제 1 프로세서(2370) 및 제 2 프로세서(2380)를 포함한다. 프로세서(2370 및 2380)는 각기 프로세서의 일부 버전일 수 있다. 일 실시예에서, (2352 및 2354)는 고성능 아키텍처와 같은, 직렬의 포인트-투-포인트 코히어런트 인터커넥트 패브릭의 일부이다. 결과적으로, 본 발명은 QPI 아키텍처 내에서 구현될 수 있다.
단지 두 프로세서들(2370, 2380)만이 도시되어 있지만, 본 발명의 범위는 이것으로 한정되지 않음은 물론이다. 다른 실시예에서, 하나 이상의 부가적인 프로세서들이 특정 프로세서에서 존재할 수 있다.
프로세서(2370, 2380)는 각기 통합된 메모리 제어기 유닛(2372 및 2382)을 포함하는 것으로 도시된다. 프로세서(2370)는 그의 버스 제어기 유닛의 일부로서 포인트-투-포인트(P-P) 인터페이스(2376 및 2378)를 포함하며, 마찬가지로 제 2 프로세서(2380)는 P-P 인터페이스(2386 및 2388)를 포함한다. 프로세서(2370, 2380)는 포인트-투-포인트(P-P) 인터페이스 회로(2378, 2388)를 이용하는 P-P 인터페이스(2350)를 통해 정보를 교환할 수 있다. 도 23에 도시된 바와 같이, IMC(2372 및 2382)는 프로세서를 각각의 메모리, 즉 각각의 프로세서에 국부적으로 소속되는 메인 메모리의 일부일 수 있는 메모리(2332) 및 메모리(2334)에 연결한다.
프로세서(2370, 2380)는 각기 포인트-투-포인트 인터페이스 회로(2376, 2394, 2386, 2398)를 이용하는 개개의 P-P 인터페이스(2352, 2354)를 통해 칩셋(2390)과 정보를 교환한다. 칩셋(2390)은 또한 고성능 그래픽 인터커넥트(2339)를 따라서 놓인 인터페이스 회로(2392)를 통해 고성능 그래픽 회로(2338)와 정보를 교환한다.
공유 캐시(도시되지 않음)는 프로세서 또는 두 프로세서 이외의 곳 중 어느 한 곳에 포함될 수 있지만, P-P 인터커넥트를 통해 프로세서와 접속되어, 만일 프로세서가 저전력 모드에 놓여있을 때 프로세서의 로컬 캐시 정보 중 어느 하나 또는 모두가 공유 캐시에 저장될 수 있게 한다.
칩셋(2390)은 인터페이스(2395)를 통해 제 1 버스(2316)에 연결될 수 있다. 일 실시예에서, 본 발명의 범위가 이것으로 한정되지 않지만, 제 1 버스(2316)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스나 다른 3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있다.
도 23에 도시된 바와 같이, 각종 I/O 장치(2314)는 제 1 버스(2316)를 제 2 버스(2320)에 연결하는 버스 브릿지(2318)와 함께 제 1 버스(2316)에 연결된다. 일 실시예에서, 제 2 버스(2320)는 적은 핀 수(low pin count, LPC) 버스를 포함한다. 일 실시예에서, 예를 들면 키보드 및/또는 마우스(2322), 통신 디바이스(2327) 및 종종 명령어/코드 및 데이터(2330)를 포함하는 디스크 드라이브나 다른 대량 저장 디바이스와 같은 저장 유닛(2328)를 비롯한 각종 디바이스가 제 2 버스(2320)에 연결된다. 또한, 오디오 I/O(2324)는 제 2 버스(2320)에 연결된 것으로 도시된다. 포함된 컴포넌트 및 인터커넥트 아키텍처가 바뀐 다른 아키텍처가 가능하다는 것을 주목하자. 예를 들면, 도 23의 포인트-투-포인트 아키텍처 대신, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제 도 24를 참조하면, 본 발명에 따른 시스템 온-칩(SOC) 디자인의 실시예가 도시된다. 특정한 예시적인 예로서, SOC(2400)는 사용자 장비(UE)에 포함된다. 일 실시예에서, UE는 휴대폰, 스마트폰, 태블릿, 울트라-신 노트북, 광대역 어댑터를 갖춘 노트북, 또는 임의의 다른 유사 통신 디바이스와 같이 최종 사용자에 의해 사용되는 임의의 디바이스를 말한다. 종종 UE는 GSM 네트워크에서 잠재적으로 사실상 이동국(mobile station, MS)에 대응하는 기지국이나 노드에 접속한다.
여기서, SOC(2400)는 2 코어(2406 및 2407)를 포함한다. 앞에서 논의한 바와 유사하게, 코어(2406 및 2407)는 인텔® 아키텍처 코어TM-기반의 프로세서, 어드번스드 마이크로 디바이스 인코포레이티드(Advanced Micro Devices, Inc, AMD) 프로세서, MIPS-기반 프로세서, ARM-기반 프로세서 디자인, 또는 이들의 고객뿐만 아니라 이들의 실시권자 또는 사용자와 같은 명령어 집합 아키텍처를 준수할 수 있다. 코어(2406 및 2407)는 버스 인터페이스 유닛(2409) 및 L2 캐시(2411)와 연관된 캐시 제어(2408)에 연결되어 SOC(2400)의 다른 부품과 통신한다. 인터커넥트(2410)는 앞에서 논의한 바와 같이, 본 명세서에서 설명된 하나 이상의 양태를 잠재적으로 구현하는IOSF, AMBA, 또는 기타 인터커넥트와 같은 온-칩 인터커넥트를 포함한다.
인터커넥트(2410)는 SIM 카드와 인터페이싱하는 가입자 식별 모듈(Subscriber Identity Module, SIM)(2430), 코어(2406 및 2407)에 의한 실행을 위한 부팅 코드를 보유하여 SOC(2400)를 초기화하고 부팅하는 부팅 롬(2435), 외부 메모리(예를 들면, DRAM(2460))와 인터페이싱하는 SDRAM 제어기(2440), 비휘발성 메모리(예를 들면, 플래시(2465))와 인터페이싱하는 플래시 제어기(2445), 주변 장치와 인터페이싱하는 주변 장치 제어(2450)(예를 들면, 직렬 주변장치 인터페이스), 입력(예를 들면, 터치에 의한 입력)을 디스플레이하고 수신하는 비디오 코덱(2420) 및 비디오 인터페이스(2425), 그래픽 관련 계산을 수행하는 GPU(2415) 등과 같은 다른 컴포넌트에 통신 채널을 제공한다. 이러한 인터페이스 중 임의의 인터페이스는 본 명세서에서 설명된 본 발명의 양태를 포함할 수 있다.
또한, 시스템은 블루투스 모듈(2470), 3G 모뎀(2475), GPS(2485), 및 WiFi(2485)와 같은 통신을 위한 주변장치를 예시한다. 앞에서 언급한 바와 같이, UE는 통신을 위한 라디오를 포함한다는 것을 주목하자. 결과적으로, 이와 같은 주변장치 통신 모듈 모두가 필요한 것은 아니다. 그러나 UE의 일부 형태에서, 외부 통신을 위한 라디오가 포함될 것이다.
본 발명이 제한된 개수의 실시예에 대해 기술되었지만, 본 기술에서 통상의 지식을 가진 자들에게는 이로부터 다수의 수정과 변경이 인식될 것이다. 첨부의 청구범위는 그러한 모든 수정과 변경이 본 발명의 참 사상과 범위 내에 속하는 것으로 망라하고자 한다.
디자인은 모방에 이르는 창조에서부터 제조에 이르기까지 여러 단계를 거칠 수 있다. 디자인을 표현하는 데이터는 다수의 방식으로 디자인을 표현할 수 있다. 첫 번째로, 모방에서 유용한 것으로서, 하드웨어는 하드웨어 서술 언어 또는 다른 기능적 서술 언어를 이용하여 표현될 수 있다. 또한, 로직 및/또는 트랜지스터 게이트를 가진 회로 레벨 모델은 디자인 프로세서의 일부 단계에서 생성될 수 있다. 뿐만 아니라, 몇몇 단계에서, 대부분의 디자인은 하드웨어 모델로 각종 디바이스의 물리적인 배치를 표현하는 데이터의 레벨에 이른다. 통상의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 제조하는데 사용되는 마스크 용도의 여러 마스크 층 상에 각종 특징의 존재 또는 부재를 명시하는 데이터일 수 있다. 디자인의 임의의 표현에 있어서, 데이터는 임의의 형태의 머신 판독가능한 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광 저장소는 정보를 저장하기 위해 변조되거나 그렇지 않고 그러한 정보를 전송하기 위해 생성되는 광 또는 전기파를 통해 전송되는 정보를 저장하는 머신 판독가능한 매체일 수 있다. 코드나 디자인을 표시 또는 전달하는 전기 반송파가 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 범위에 이르기까지 전송될 때, 새로운 복사가 이루어진다. 그러므로 통신 공급자 또는 네트워크 공급자는 유형의 머신-판독가능한 매체상에, 적어도 일시적으로, 본 발명의 실시예들의 기술을 구현하는 반송파로 인코딩된 정보와 같은 물품을 저장할 수 있다.
본 명세서에서 사용된 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 말한다. 예로서, 모듈은 마이크로제어기에 의해 실행되도록 적응된 코드를 저장하는 비일시적인 매체와 연관되는 마이크로제어기와 같은 하드웨어를 포함한다. 그러므로 일 실시예에서, 모듈이라고 언급하는 것은 비일시적 매체상에 보유되는 코드를 인식 및/또는 실행하도록 명시적으로 구성된 하드웨어를 말하는 것이다. 그뿐만 아니라, 다른 실시예에서, 모듈의 사용은 마이크로제어기에 의해 실행되어 미리 설정된 동작을 수행하도록 명시적으로 적응된 코드를 포함하는 비일시적 매체를 말한다. 또 다른 실시예에서 추론될 수 있는 것처럼, (이 예에서) 모듈이라는 용어는 마이크로제어기와 비일시적 매체의 조합을 말할 수 있다. 종종 떼어져 있는 것처럼 도시되는 모듈 경계는 일반적으로 변하기도 하며 잠재적으로 중첩한다. 예를 들면, 제 1 및 제 2 모듈은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유하면서, 잠재적으로 일부의 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 유지할 수 있다. 일 실시예에서, 로직이라는 용어의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그래머블 로직 디바이스와 같은 다른 하드웨어를 포함한다.
일 실시예에서, '하도록 구성된'이라는 관용구의 사용은 지정되거나 결정된 작업을 수행하도록 장치, 하드웨어, 로직, 또는 소자를 배열, 조립, 제조, 판매 제안, 수입 및/또는 설계하는 것을 말한다. 이 예에서, 동작하지 않는 장치 또는 요소는 만일 이것이 지정된 작업을 수행하도록 설계되고, 결합되고, 및/또는 상호접속된다면 여전히 그 지정된 작업을 수행'하도록 구성'된다. 전적으로 예시적인 예로서, 로직 게이트는 동작 중에 0이나 1을 제공할 수 있다. 그러나 인에이블 신호를 클록에 제공'하도록 구성된' 로직 게이트라도 1이나 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 그 대신, 로직 게이트는 동작 중에 1이나 0의 출력이 발생하여 클럭을 인에이블하게 하는 몇 가지 방식으로 결합된 로직 게이트이다. 되풀이하면 '하도록 구성된'이라는 용어의 사용은 동작을 필요로 하지 않지만, 그 대신 장치, 하드웨어, 및/또는 소자의 잠재한 상태에 초점을 맞추는 것임을 주목하여야 하며, 이 경우 잠재적 상태에서 장치, 하드웨어, 및/또는 소자는 장치, 하드웨어, 및/또는 소자가 동작하고 있을 때 특별한 작업을 수행하도록 설계된다.
그뿐만 아니라, 일 실시예에서, '하도록', '할 수 있는', 및/또는 '동작 가능한'이라는 관용구의 사용은 장치, 로직, 하드웨어, 및/또는 소자를 명시된 방식으로 사용할 수 있게 하는 그런 방법으로 일부 장치, 로직, 하드웨어, 및/또는 소자가 설계된 것을 말한다. 일 실시예에서, 하도록, 할 수 있는, 또는 동작 가능한이라는 용어의 사용은 장치, 로직, 하드웨어, 및/또는 소자의 잠재한 상태를 말하며, 이 경우 장치, 로직, 하드웨어, 및/또는 소자는 동작하고 있지 않지만 명시된 방식으로 장치를 사용할 수 있게 하는 그러한 방식으로 설계되어 있다.
본 명세서에서 사용된 바와 같은 값은 개수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨, 논리 값, 또는 논리 값의 사용은 단순히 이진 논리 상태를 표현하는 1의 값 및 0의 값을 말하기도 한다. 예를 들면, 1은 하이 로직 레벨을 말하며 0은 로우 로직 레벨을 말한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일의 논리값이나 여러 논리 값을 보유할 수 있다. 그러나 컴퓨터 시스템에서 값의 다른 표현이 사용되고 있다. 예를 들면, 십진수 10은 1010이라는 이진값 및 16진 문자 A로서 표현될 수도 있다. 그러므로 값은 컴퓨터 시스템에서 보유될 수 있는 정보의 임의의 표현을 포함한다.
더욱이, 상태는 값 또는 값의 부분으로 표현될 수 있다. 예로서, 논리 1과 같은 제 1 값은 디폴트 또는 초기 상태를 표현할 수 있고, 반면 논리 0과 같은 제 2 값은 비-디폴트 상태를 표현할 수 있다. 또한, 일 실시예에서, 리셋 또는 셋이라는 용어는 각기 디폴트 및 갱신된 값이나 상태를 말한다. 예를 들면, 디폴트 값은 잠재적으로 하이 논리 값, 즉 리셋을 포함하며, 반면 갱신된 값은 잠재적으로 로우 논리 값, 즉 셋을 포함한다. 값들의 임의의 조합은 임의의 개수의 상태들을 표현하기 위해 활용될 수 있다.
전술한 방법, 하드웨어, 소프트웨어, 펌웨어 또는 코드 세트의 실시예들은 프로세싱 요소에 의해 실행 가능한 머신 액세스 가능한, 머신 판독가능한, 컴퓨터 액세스 가능한, 또는 컴퓨터 판독가능한 매체 상에 저장된 명령어 또는 코드를 통해 구현될 수 있다. 비일시적 머신 액세스 가능한/판독 가능한 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독가능한 형태의 정보를 제공(즉, 저장 및/또는 전송)하는 임의의 메커니즘을 포함한다. 예를 들면, 비일시적인 머신 액세스 가능한 매체는 스태틱 랜덤 액세스 메모리(static random-access memory, SRAM) 또는 다이나믹 RAM(dynamic random-access memory, DRAM)과 같은 랜덤 액세스 메모리(RAM); ROM; 자기 또는 광 저장 매체; 플래시 메모리 디바이스; 전기 저장 디바이스; 광 저장 디바이스; 음향 저장 디바이스; 일시적(전파된) 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 보유하기 위한 다른 형태의 저장 디바이스 등을 포함하며, 이들은 이들로부터 정보를 수신할 수 있는 비일시적 매체와 구별될 것이다.
본 발명의 실시예들을 수행하는 로직을 프로그래밍하는데 사용되는 명령어는 DRAM, 캐시, 플래시 메모리, 또는 여타 저장소와 같은 시스템 내 메모리 내에 저장될 수 있다. 그뿐만 아니라, 명령어는 네트워크를 통해 또는 다른 컴퓨터 판독가능한 매체에 의해 분산될 수 있다. 그래서 머신 판독가능한 매체는 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘, 다만 이것으로 제한되지 않지만, 플로피 디스켓, 광 디스크, 컴팩트 디스크 판독 전용 메모리(Compact Disc, Read-Only Memory, CD-ROM), 및 광자기 디스크, 판독 전용 메모리(Read-Only Memory, ROM), 랜덤 액세스 메모리(RAM), 소거가능한 프로그래머블 판독 전용 메모리(Erasable Programmable Read-Only Memory, EPROM), 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향이나 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)를 통해 인터넷을 거쳐 정보의 전송에 사용되는 유형의 머신 판독가능한 저장소를 포함할 수 있다. 따라서, 컴퓨터 판독가능한 매체는 전자 명령어 또는 정보를 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 저장 또는 전송하기에 적합한 임의의 형태의 유형의 머신 판독가능한 매체를 포함한다.
다음의 예는 본 명세서에 따른 실시예들과 관련된다. 하나 이상의 실시예는 물리 링크의 하나 이상의 데이터 레인을 통해 데이터를 수신하고, 유효 데이터가 하나 이상의 데이터 레인상의 유효 신호의 어써션 뒤에 나오는 것을 식별하는 유효 신호를 물리 링크의 레인 중 다른 레인을 통해 수신하고, 하나 이상의 데이터 레인상의 데이터의 타입을 식별하는 스트림 신호를 물리 링크의 레인 중 다른 레인을 통해 수신하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 물리 계층 로직은 또한 링크 상태 머신 관리 신호를 물리 링크의 레인 중 다른 레인을 통해 전송한다.
적어도 일 예에서, 물리 계층 로직은 또한 측파대 신호를 측파대 링크를 통해 전송한다.
적어도 일 예에서, 타입은 데이터와 연관된 프로토콜을 포함하며, 프로토콜은 물리 링크를 활용하는 복수 개의 프로토콜 중 하나이다.
적어도 일 예에서, 타입은 링크 계층 패킷 데이터를 포함한다.
적어도 일 예에서, 데이터는 물리 링크의 링크 상태 천이를 가능하게 해준다.
적어도 일 예에서, 물리 계층 로직은 또한 복수 개의 상이한 프로토콜 중 어느 프로토콜이 데이터에 적용하는지를 식별하는 스트림 신호를 디코딩한다.
적어도 일 예에서, 물리 계층 로직은 또한 스트림 신호에서 식별된 복수 개의 프로토콜 중 특정 프로토콜에 대응하는 상위 계층 프로토콜 로직으로 데이터를 넘긴다.
적어도 일 예에서, 장치는 물리 계층 로직 이외에 복수 개의 프로토콜 각각의 링크 계층 로직 및 다른 상위 계층 로직을 포함한다.
적어도 일 예에서, 복수 개의 프로토콜은 주변 컴포넌트 인터커넥트(Peripheral Component Interconnect, PCI), PCI 익스프레스(PCI Express, PCIe), 인텔의 인-다이 인터커넥트(In-Die Interconnect, IDI), 및 퀵패스 인터커넥트(Quick Path Interconnect, QPI) 중 적어도 두 개를 포함한다.
적어도 일 예에서, 물리 계층 로직은 또한 복수 개의 프로토콜 각각에서 오류를 결정한다.
적어도 일 예에서, 물리 계층 로직은 또한 유효 신호 및 스트림 신호 중 하나 이상에서 오류를 결정한다.
적어도 일 예에서, 물리 계층 로직은 또한 데이터 레인을 통해 전송될 데이터에 대한 데이터 윈도우를 정의하며, 데이터 윈도우는 유효 신호에 대응한다.
적어도 일 예에서, 데이터 윈도우는 데이터 심볼에 대응하며 유효 신호는 데이터가 전송된 윈도우에 바로 선행하는 윈도우에서 어써트된다.
적어도 일 예에서, 유효 신호가 어써트되지 않은 선행 윈도우의 바로 뒤에 오는 윈도우에서 데이터 레인상의 데이터는 무시된다.
적어도 일 예에서, 윈도우는 바이트 시구간에 대응한다.
적어도 일 예에서, 유효 신호, 데이터, 및 스트림 신호는 각기 물리 링크에 대해 정의된 데이터 윈도우에 따라서 정렬된다.
적어도 일 예에서, 스트림 신호는 데이터와 동일한 윈도우 동안 전송된다.
적어도 일 예에서, 물리 링크는 멀티칩 패키지 내 두 디바이스를 접속한다.
적어도 일 예에서, 물리 계층 로직은 또한 물리 링크의 레인상의 신호를 리센터링한다.
적어도 일 예에서, 레인은 유효 신호에 기초하여 리센터링된다.
적어도 일 예에서, 스트림 신호는 제 2 윈도우 동안 데이터 링크의 전용의 스트림 신호 레인을 통해 수신되고, 스트림 신호는 디코딩되며, 데이터와 연관된 프로토콜은 스트림 신호를 디코딩함으로써 결정된다.
적어도 일 예에서, 데이터 링크는 복수 개의 상이한 프로토콜의 데이터를 송신하도록 적응된다.
적어도 일 예에서, 데이터 링크를 통해 전송될 데이터가 식별되고, 유효 신호는 전송될 데이터에 대응하는 특정 윈도우 동안 데이터 링크의 발신 유효 신호 링크를 통해 전송되며, 데이터는 특정 윈도우에 바로 후속하는 다른 윈도우 동안 전용의 발신 데이터 링크를 통해 전송된다.
적어도 일 예에서, 복수 개의 데이터 레인은 전용의 링크 상태 머신 측파대 레인을 더 포함한다.
적어도 일 예에서, 제 1 디바이스는 패키지 내 제 1 다이를 포함하며 제 2 디바이스는 패키지 내 제 2 다이를 포함한다.
적어도 일 예에서, 제 1 디바이스는 온-패키지 디바이스를 포함하며 제 2 디바이스는 오프-패키지 디바이스를 포함한다.
하나 이상의 실시예는 데이터 링크의 전용의 데이터 레인을 통해 전송될 데이터를 식별하고, 데이터 링크를 통해 전송될 데이터에 대응하는 특정의 윈도우 동안 데이터 링크의 전용의 유효 신호 레인을 통해 유효 신호를 전송하고, 특정 윈도우에 바로 후속하는 다른 윈도우 동안 데이터를 데이터 링크의 전용의 데이터 레인을 통해 전송하고, 데이터의 타입을 식별하는 인코딩되는 스트림 신호를 스트림 신호 링크를 통해 전송하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 유효 신호는 다른 윈도우 동안 데이터 레인상의 데이터가 유효 데이터라고 표시한다.
적어도 일 예에서, 스트림 신호 링크는 전용의 스트림 신호 링크를 포함한다.
적어도 일 예에서, 스트림 신호는 특정 프로토콜이 데이터와 연관되는지를 식별하도록 적응된다.
적어도 일 예에서, 물리 계층 로직은 일반적인 물리 계층에 포함되고 복수 개의 프로토콜은 일반적인 물리 계층을 활용하며, 특정 프로토콜은 복수 개의 프로토콜에 포함된다.
적어도 일 예에서, 복수 개의 프로토콜은 PCI, PCIe, IDI, 및 QPI 중 둘 이상을 포함한다.
적어도 일 예에서, 스트림 신호는 또한 데이터가 링크 계층 패킷을 포함하는지를 식별하도록 적응된다.
적어도 일 예에서, 스트림 신호는 또한 데이터가 측파대 데이터인지를 식별하도록 적응된다.
적어도 일 예에서, 물리 계층 로직은 또한 데이터의 타입을 결정하며 스트림 신호를 인코딩하여 결정된 타입을 식별한다.
적어도 일 예에서, 물리 계층 로직은 또한 링크 상태 머신 측파대(link state machine side band, LSM_SB) 신호를 데이터 링크의 전용의 LSM_SB를 통해 전송한다.
적어도 일 예에서, 물리 계층 로직은 또한 측파대 신호를 데이터 링크와 별개의 측파대 링크를 통해 전송한다.
적어도 일 예에서, 물리 계층 로직은 또한 링크 계층 데이터를 데이터 레인을 통해 전송하며, 링크 계층 데이터는 데이터 링크를 제 1 링크 상태에서 제 2 링크 상태로 천이하기 위해 사용된다.
적어도 일 예에서, 제 1 링크 상태는 액티브 링크 상태를 포함하고 제 2 링크 상태는 저전력 링크 상태를 포함한다.
적어도 일 예에서, 물리 계층 로직은 또한 유효 신호에 대응하는 제 1 데이터 윈도우를 식별하고 데이터를 제 1 데이터 윈도우에 바로 후속하는 제 2 데이터 윈도우 내에서 데이터 레인을 통해 전송한다.
적어도 일 예에서, 유효 신호는 바로 후속하는 윈도우에서 데이터 레인상의 데이터가 무효로서 무시될 것이라고 표시한다.
적어도 일 예에서, 제 1 및 제 2 데이터 윈도우는 각기 바이트 시구간에 대응하는 것으로 정의된다.
적어도 일 예에서, 유효 신호, 데이터, 및 스트림 신호는 각기 물리 링크에 대해 정의된 데이터 윈도우에 따라서 정렬된다.
적어도 일 예에서, 스트림 신호는 데이터와 동일한 윈도우 동안 전송된다.
적어도 일 예에서, 물리 계층 로직은 또한 각각의 유효 및 스트림 신호를 생성한다.
적어도 일 예에서, 데이터 링크는 멀티칩 패키지 내 두 디바이스를 접속한다.
적어도 일 예에서, 데이터 링크는 8Gb/s를 초과하는 데이터 속도를 지원한다.
하나 이상의 실시예는 복수 개의 데이터 레인, 하나 이상의 유효 신호 레인, 하나 이상의 스트림 레인을 구비하는 복수 개의 레인을 포함하는 데이터 링크를 통해 단일 종단 시그널링(single-ended signaling )을 제공하고, 복수 개의 레인에 의해 사용하기 위한 클럭 신호를 분배 - 각각의 복수 개의 레인을 통해 전송된 신호는 클럭 신호와 함께 정렬됨 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 각각의 데이터 레인은 조정된 전압으로 종료된 미드-레일이다.
적어도 일 예에서, 조정된 전압은 단일 전압 조정기에 의해 복수 개의 데이터 레인의 각각에 제공된다.
적어도 일 예에서, 조정된 전압은 실질적으로 Vcc/2와 같고, Vcc는 공급 전압을 포함한다.
적어도 일 예에서, 물리 계층 로직은 복수 개의 데이터 레인 중 둘 이상의 데이터 레인들 사이에서 크로스토크 제거하도록 시도한다.
적어도 일 예에서, 크로스토크 제거는 둘 이상의 데이터 레인 중 제 1 데이터 레인에서 가중된 고역통과 필터링된 공격자 신호를 둘 이상의 데이터 레인 중 제 2 데이터 레인에 추가함으로써 제공된다.
적어도 일 예에서, 물리 계층 로직은 적어도 부분적으로 레지스터-캐패시터(resistor-capacitor, RC) 저역 통과 필터를 사용하여 가중된 고역통과 필터링된 공격자 신호를 생성한다.
적어도 일 예에서, 물리 계층 로직은 비트별 듀티 사이클 보정을 제공한다.
적어도 일 예에서, 물리 계층 로직은 데이터 레인 중 적어도 특정 데이터 레인에서 스큐를 검출하고 특정 데이터 레인을 디스큐한다.
적어도 일 예에서, 물리 계층 로직은 또한 AC 데이터 버스 반전(data bus inversion, DBI)을 데이터 레인 중 적어도 한 데이터 레인에 적용한다.
적어도 일 예에서, 클럭 신호는 하프-레이트 앞당겨진(half-rate forwarded) 클럭 신호를 포함한다.
적어도 일 예에서, 물리 계층 로직은 또한 정전 방전(electrostatic discharge) 보호를 제공한다.
적어도 일 예에서, 물리 계층 로직은 적어도 부분적으로 하드웨어 회로를 통해 구현된다.
적어도 일 예에서, 유효 신호는 유효 신호 레인을 통해 송신되고 각각의 유효 신호는 유효 데이터가 복수 개의 데이터 레인상의 유효 신호의 어써션 뒤에 나오는 것을 식별하며, 스트림 신호는 스트림 신호 레인을 통해 송신되고 각각의 스트림 신호는 하나 이상의 데이터 레인상의 데이터의 타입을 식별한다.
적어도 일 예에서, 데이터 링크는 8Gb/s를 초과하는 데이터를 지원한다.
하나 이상의 실시예는 복수 개의 데이터 레인, 하나 이상의 유효 신호 레인, 하나 이상의 스트림 레인, 및 하나 이상의 링크 상태 머신 측파대 레인을 구비하는 복수 개의 레인을 포함하는 데이터 링크를 통해 단일 종단 시그널링(single-ended signaling)을 제공하고, 복수 개의 레인에 의해 사용하기 위한 클럭 신호를 분배 - 각각의 복수 개의 레인을 통해 전송된 신호는 클럭 신호와 함께 정렬됨 - 하고, 복수 개의 데이터 레인 중 둘 이상의 데이터 레인들 사이에서 크로스토크 제거를 제공하고, 데이터 링크에 대한 비트별 듀티 사이클 보정을 제공 - 각각의 데이터 레인은 조정된 전압으로 종료된 미드-레일임 - 하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독 가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 물리 계층 로직은 또한 데이터 레인 중 적어도 특정 데이터 레인에서 스큐를 검출하고 특정 데이터 레인을 디스큐한다.
하나 이상의 실시예는 각각의 복수 개의 계층화된 프로토콜의 각자의 상위 계층이 데이터 링크를 액티브 링크 상태에서 저전력 링크 상태로 천이할 것을 요청하는 것을 식별 - 각각의 복수 개의 계층화된 프로토콜은 데이터 링크를 물리 계층으로서 활용함 - 하고, 각각의 복수 개의 계층화된 프로토콜의 상위 계층이 저전력 링크 상태로의 천이를 요청하는 것을 식별함에 따라 데이터 링크를 액티브 링크 상태에서 저전력 링크 상태로 천이하는 장치, 시스템, 머신 판독 가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 물리 계층 로직은 또한 데이터 링크를 저전력 링크 상태로 천이시키기 위해 다른 디바이스와의 핸드셰이크에 참여한다.
적어도 일 예에서, 핸드셰이크는 링크 계층 핸드셰이크를 포함한다.
적어도 일 예에서, 물리 계층 로직은 데이터 링크가 액티브 링크 상태인 동안 링크 계층 핸드셰이크에서 링크 계층 데이터를 전송한다.
적어도 일 예에서, 물리 계층 로직은 링크 계층 데이터와 실질적으로 동시에 스트림 신호를 전송하여 데이터 링크의 데이터 계층을 통해 전송된 데이터가 링크 계층 패킷을 포함하고 있다는 것을 식별한다.
적어도 일 예에서, 스트림 신호는 특정 윈도우 동안 데이터 링크의 전용의 스트림 신호 레인을 통해 전송되며, 링크 계층 데이터 또한 특정 윈도우 동안 전송된다.
적어도 일 예에서, 물리 계층 로직은 데이터 링크의 전용의 유효 신호 레인을 통해 유효 신호를 전송하며, 유효 신호는 특정 윈도우에 바로 선행하는 다른 윈도우에서 전송되어 특정 윈도우에서 전송된 데이터가 유효하다고 표시한다.
적어도 일 예에서, 핸드셰이크는 측파대 링크를 통한 핸드셰이크 통신을 포함한다.
적어도 일 예에서, 핸드셰이크는 링크 계층 핸드셰이크 및 측파대 링크를 통한 핸드셰이크 통신을 포함한다.
적어도 일 예에서, 측파대 링크를 통한 핸드셰이크 통신은 링크 계층 핸드셰이크를 확인해 준다.
적어도 일 예에서, 물리 계층 로직은 또한 복수 개의 계층화된 프로토콜 중 제 1 프로토콜의 상위 계층으로부터 데이터 링크를 액티브 링크 상태에서 저전력 링크 상태로 천이하라는 요청을 식별한다.
적어도 일 예에서, 물리 계층 로직은 또한 복수 개의 계층화된 프로토콜 내 각각의 다른 프로토콜로부터 요청이 수신될 때까지 데이터 링크를 액티브 링크 상태에서 저전력 링크 상태로 천이하기를 대기한다.
적어도 일 예에서, 물리 계층 로직은 복수 개의 계층화된 프로토콜 각각에 대해, 프로토콜이 데이터 링크를 액티브 링크 상태에서 저전력 링크 상태로 천이하라는 요청을 받았는지를 추적한다.
적어도 일 예에서, 물리 계층 로직은 또한 데이터 링크의 액티브 링크 상태에서 저전력 링크 상태로의 실제 천이에 앞서 데이터 링크의 액티브 링크 상태에서 저전력 링크 상태로의 천이를 확인하라는 요청에 대한 응답을 생성한다.
적어도 일 예에서, 응답은 데이터 링크의 액티브 링크 상태에서 저전력 링크 상태로의 천이의 승인이 복수 개의 계층화된 프로토콜 내 하나 이상의 다른 프로토콜로부터 송출되고 있는 동안 전송된다.
적어도 일 예에서, 저전력 링크 상태는 유휴 링크 상태를 포함한다.
적어도 일 예에서, 복수 개의 계층화된 프로토콜은 PCI, PCIe, IDI, 및 QPI 중 하나 이상을 포함한다.
복수 개의 레인을 포함하는 데이터 링크와, 제 1 디바이스와, 데이터 링크를 사용하여 제 1 디바이스에 통신으로 연결된 제 2 디바이스를 포함하는 시스템이 제공될 수 있으며, 제 2 디바이스는 제 1 프로토콜의 상위 계층 로직과, 제 2 프로토콜의 상위 계층 로직 -복수 개의 프로토콜 스택은 각기 일반적인 물리 계층을 활용함 - 과, 일반적인 물리 계층에 대한 물리 계층 로직을 포함하며, 물리 계층 로직은 제 1 및 제 2 프로토콜을 포함하고, 데이터 링크를 활용하는 각각의 프로토콜이 데이터 링크를 저전력 링크 상태로 천이하기 전에 데이터 링크를 액티브 링크 상태에서 저전력 링크 상태로 천이하는 것을 승인하는 것을 결정한다.
적어도 일 예에서, 복수 개의 레인은 복수 개의 데이터 레인, 하나 이상의 유효 신호 레인, 하나 이상의 스트림 레인을 포함한다.
적어도 일 예에서, 유효 신호는 유효 신호 레인을 통해 송신되고 각각의 유효 신호는 유효 데이터가 복수 개의 데이터 레인상의 유효 신호의 어써션 뒤에 나오는 것을 식별하고, 스트림 신호는 스트림 신호 레인을 통해 송신되고 각각의 스트림 신호는 하나 이상의 데이터 레인상의 데이터의 타입을 식별한다.
적어도 일 예에서, 데이터 링크를 저전력 링크 상태로 천이하는 것은 제 1 디바이스와 제 2 디바이스 간의 핸드셰이크를 포함한다.
적어도 일 예에서, 핸드셰이크는 링크 계층 핸드셰이크 및 측파대 핸드셰이크를 포함한다.
적어도 일 예에서, 제 1 디바이스는 패키지 내 제 1 다이를 포함하고 제 2 디바이스는 패키지 내 제 2 다이를 포함한다.
적어도 일 예에서, 제 1 디바이스는 온-패키지 디바이스를 포함하고 제 2 디바이스는 오프-패키지 디바이스를 포함한다.
본 명세서 전체에서 "일 실시예" 또는 실시예"라고 언급하는 것은 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 그래서, 본 명세서의 여러 곳에서 "일 실시예에서" 또는 "실시예에서"라는 문구가 출현한다 하여 반드시 동일한 실시예를 말하는 것은 아니다. 그뿐만 아니라, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
전술한 명세서에서, 상세한 설명은 특정의 예시적인 실시예를 참조하여 제공되었다. 그러나 첨부의 청구범위에서 진술되는 바와 같이 본 발명의 폭넓은 사상과 범위를 일탈하지 않고도 다양한 수정 및 변경이 이루어질 수 있다는 것이 분명할 것이다. 따라서, 명세서와 도면은 제한적인 의미라기보다 오히려 예시적인 의미로 간주된다. 그뿐만 아니라, 실시예 및 다른 예시적인 언어의 전술한 사용은 필연적으로 동일한 실시예 또는 동일한 예를 말하는 것이 아니고, 상이하고 구별되는 실시예는 물론이고 잠재적으로 동일한 실시예를 말할 수 있다.

Claims (25)

  1. 물리 계층 인터페이스(a physical layer interface)를 포함하는 장치로서,
    상기 물리 계층 인터페이스는,
    클럭 신호를 지원하는 클럭 레인(a clock lane)과,
    하나 이상의 제어 신호를 지원하는 제어 인터페이스(a control interface) - 상기 하나 이상의 제어 신호는 상태 머신(a state machine)에 따라 링크 상태들(link states) 내의 천이(transitions)를 야기하는 제어 신호를 포함함 - 와,
    데이터를 송신하는 복수의 데이터 레인(a plurality of data lanes)과,
    유효 신호(a valid signal)의 송신을 지원하는 유효 신호 레인(a valid signal lane)을 포함하되,
    상기 데이터 레인 상의 데이터의 송신은 상기 유효 신호 레인 상의 상기 유효 신호의 송신과 정렬되는
    장치.
  2. 제 1 항에 있어서,
    상기 유효 신호를 생성하는 물리 계층 로직을 더 포함하는
    장치.
  3. 제 2 항에 있어서,
    상기 물리 계층 로직은 상기 복수의 데이터 레인을 포함한 링크(a link)의 트레이닝(training)을 관리하는
    장치.
  4. 제 3 항에 있어서,
    상기 링크 상태들은 복수의 링크 트레이닝 상태를 포함하되, 상기 복수의 링크 트레이닝 상태는 상기 링크의 트레이닝에 사용되는
    장치.
  5. 제 4 항에 있어서,
    상기 복수의 링크 트레이닝 상태 중 하나의 특정의 상태는 상기 링크 상에 데이터가 송신되지 않는 저전력 상태를 포함하는
    장치.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 링크의 트레이닝은 상기 링크 상의 송신 및 수신 트레이닝 시퀀스를 포함하는
    장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제어 신호는 측파대 제어 신호(sideband control signals)를 포함하는
    장치.
  8. 제 7 항에 있어서,
    상기 물리 계층 인터페이스는 물리 계층 추상화(physical layer abstraction)를 포함하는
    장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 유효 신호와 정렬된 상기 복수의 데이터 레인 상에 상기 유효 신호와 상기 특정의 데이터를 송신하는 송신기를 더 포함하는
    장치.
  10. 인터페이스를 포함하는 장치로서,
    상기 인터페이스는,
    클럭 신호를 수신하는 클럭 신호 레인과,
    하나 이상의 제어 신호를 수신하는 제어 인터페이스 - 상기 하나 이상의 제어 신호는 상태 머신에 따라 링크 상태들 내의 천이를 야기하는 제어 신호를 포함함 - 와,
    다른 디바이스에 의해 링크 상에 송신된 데이터를 수신하는 복수의 데이터 레인과,
    상기 데이터에 대응하는 유효 신호를 수신하는 유효 신호 레인 - 상기 데이터 레인 상의 데이터의 송신은 상기 유효 신호 레인 상의 상기 유효 신호의 송신과 정렬되는
    장치.
  11. 제 10 항에 있어서,
    상기 유효 신호 레인 상의 상기 유효 신호의 수신을 식별하고 상기 유효 신호의 수신에 기초하여 상기 복수의 데이터 레인 상에서 수신된 상기 데이터를 프로세싱하는 물리 계층 로직을 더 포함하는
    장치.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제어 신호는 측파대 신호를 포함하는
    장치.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 유효 신호는 상기 클럭 신호 내의 에지(edge)에 정렬되는
    장치.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 링크 상태들은 링크 트레이닝 상태들을 포함하는
    장치.
  15. 제 14 항에 있어서,
    트레이닝 시퀀스는 상기 링크 트레이닝 상태들 중 하나 이상의 상태 동안 상기 장치에 의해 송신 및 수신되는
    장치.
  16. 제 15 항에 있어서,
    상기 트레이닝 시퀀스는 정의된 상호접속 프로토콜을 따르는
    장치.
  17. 제 16 항에 있어서,
    상기 정의된 상호접속 프로토콜은 상기 인터페이스를 사용하여 지원되는 복수의 상이한 상호접속 프로토콜들 중 하나를 포함하는
    장치.
  18. 방법으로서,
    인터페이스의 전용 클럭 레인 상에 클럭 신호를 송신하는 단계와,
    제어 레인 상에 제어 신호를 송신하는 단계 - 상기 제어 신호는 상태 머신에 따라 링크 상태들 내의 천이를 야기하는 것임 - 와,
    상기 인터페이스의 복수의 데이터 레인 상에 송신될 데이터를 식별하는 단계와,
    상기 인터페이스의 전용 유효 레인 상에 유효 신호를 송신하는 단계 - 상기 유효 신호는 특정의 데이터에 대응함 - 와,
    상기 유효 신호와 정렬하는 상기 특정의 데이터를 상기 복수의 데이터 레인 상에 송신하는 단계를 포함하는
    방법.
  19. 제 18 항의 방법을 수행하는 수단을 포함하는 시스템.
  20. 시스템으로서,
    제 1 컴퓨팅 디바이스와,
    링크에 의해 상기 제 1 컴퓨팅 디바이스에 접속되는 제 2 컴퓨팅 디바이스를 포함하며,
    상기 제 2 컴퓨팅 디바이스는 상기 링크를 지원하는 물리 계층 인터페이스를 포함하되,
    상기 물리 계층 인터페이스는,
    클럭 신호를 수신하는 클럭 신호 레인과,
    하나 이상의 제어 신호를 수신하는 제어 인터페이스 - 상기 하나 이상의 제어 신호는 상태 머신에 따라 링크 상태들 내의 천이를 야기하는 제어 신호를 포함함 - 와,
    또다른 디바이스에 의해 링크 상에 송신된 데이터를 수신하는 복수의 데이터 레인과,
    상기 데이터에 대응하는 유효 신호를 수신하는 유효 신호 레인 - 상기 데이터 레인 상의 데이터의 송신은 상기 유효 신호 레인 상의 상기 유효 신호의 송신과 정렬되는
    시스템.
  21. 제 20 항에 있어서,
    상기 제 2 컴퓨팅 디바이스는 프로세서를 포함하는
    시스템.
  22. 제 21 항에 있어서,
    상기 제 1 컴퓨팅 디바이스는 제 2 프로세서를 포함하는
    시스템.
  23. 제 20 항에 있어서,
    상기 제 2 컴퓨팅 디바이스는 메모리 제어기를 포함하는
    시스템.
  24. 제 20 항에 있어서,
    상기 제 2 컴퓨팅 디바이스는 그래픽 프로세서를 포함하는
    시스템.
  25. 제 20 항에 있어서,
    상기 제 2 컴퓨팅 디바이스는 네트워크 제어기를 포함하는
    시스템.
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