JP2022105928A - 光トランシーバおよび光トランシーバの制御方法 - Google Patents

光トランシーバおよび光トランシーバの制御方法 Download PDF

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Abstract

【課題】光トランシーバに搭載される信号処理部が実行する制御プログラムをホスト装置から不揮発性のメモリに高速に書き込む。【解決手段】ホスト装置とシリアル通信バスを介して通信可能な光トランシーバは、信号処理部と、光電変換部と、第１領域を含む第１メモリと、信号処理部が実行する制御プログラムが格納される不揮発性の第２メモリと、シリアル通信バスよりデータ転送レートが高い内部シリアル通信バスと、シリアル通信バスを介してホスト装置から受信した、信号処理部が実行する分割プログラムを第１領域に格納し、第１領域に記憶された分割プログラムを、内部シリアル通信バスを介して第２メモリに転送する転送部と、を有し、転送部は、第２メモリが分割プログラムを第２メモリのメモリセルに書き込む動作を完了する前に、第１領域において分割プログラムの転送済領域へ別の分割プログラムの格納を開始する。【選択図】図２

Description

本開示は、光トランシーバおよび光トランシーバの制御方法に関する。
ホストとメモリデバイスとを有するメモリシステムにおいて、ホストとメモリデバイスとの間のデータ転送をホストの干渉なく実行するために、ダイレクトメモリアクセスを使用する手法が提案されている（例えば、特許文献１参照）。情報処理装置において、ＰＣＩｅ（Peripheral Component Interconnect express）カードとメインメモリとの間のデータ転送を、アドレス変換用の制御配列のエントリ数に応じて、直接の経路またはローカルメモリを介した経路を使用して行うことが提案されている。この際、ローカルメモリに対するデータ転送は、ＤＭＡＣ（Direct Memory Access Controller）が使用される（例えば、特許文献２参照）。
光信号を送出する複数の方路を可変に設定可能なマルチフロー光トランシーバにおいて、波長可変光源からの光を任意のパワーで任意の光変調手段に結合できる光合分波スイッチを設けることが提案されている（例えば、特許文献３参照）。連続する送信データの送信時刻と応答の受信時刻との組に基づいて、データの送信元での処理時間、データの送信先での応答処理時間および伝送路での消費時間を計測する手法が提案されている。例えば、応答に対応する送信データを検索する検索部は、ＤＭＡＣを使用して、検索に使用する検索データを外部メモリから検索ブロックのメモリに登録する（例えば、特許文献４参照）。
特表２０１２－５２９１０３号公報 特開２０１１－１８６６５８号公報 国際公開第２０１３／０１２０１５号 特開２０１０－０３５１４７号公報
ところで、電気信号と光信号とを相互に変換する光トランシーバは、例えば、ＤＳＰ（Digital Signal Processor）等の信号処理部と、信号処理部が実行する制御プログラムが格納される書き換え可能な不揮発性メモリとを有する。また、光トランシーバは、制御プログラムの転送に使用するバッファの容量が小さい場合、制御プログラムを複数に分割した分割プログラムを不揮発性メモリに順次転送する。例えば、制御プログラムの更新は、光トランシーバの動作を停止して行うため、制御プログラムの不揮発性メモリへの書き込み時間は短い方がよい。
そこで、本開示は、光トランシーバに搭載される信号処理部が実行する制御プログラムをホスト装置から不揮発性のメモリに高速に書き込むことを目的とする。
本実施形態の一観点によれば、光トランシーバは、ホスト装置とシリアル通信バスを介して通信可能な光トランシーバであって、電気信号を処理する信号処理部と、前記電気信号と光信号とを相互に変換する光電変換部と、第１領域を含む第１メモリと、前記信号処理部が実行する制御プログラムが格納され、前記信号処理部によりアクセスされる不揮発性の第２メモリと、前記シリアル通信バスのデータ転送レートより高いデータ伝送レートを有する内部シリアル通信バスと、前記シリアル通信バスを介して前記ホスト装置から受信した分割プログラムを前記第１領域に格納し、前記第１領域に記憶された前記分割プログラムを、前記内部シリアル通信バスを介して前記第２メモリに転送する転送部と、を有し、前記転送部は、前記第２メモリが前記転送部によって転送された前記分割プログラムを前記第２メモリのメモリセルに書き込む動作を完了する前に、前記第１領域に格納された前記分割プログラムのうち前記第２メモリに転送された部分を格納している前記第１領域の転送済領域へ前記分割プログラムとは異なる別の分割プログラムの格納を開始する。
本開示によれば、光トランシーバに搭載される信号処理部が実行する制御プログラムをホスト装置から不揮発性のメモリに高速に書き込むことができる。
図１は、第１の実施形態にかかる光トランシーバの構成の一例を示すブロック図である。 図２は、図１のＣＰＵの内部構成の一例を示すブロック図である。 図３は、ホスト装置からＣＰＵに分割プログラムを転送する場合のステータスチェックの一例を示す動作シーケンス図である。 図４は、ホスト装置からＣＰＵに転送される分割プログラムをＣＰＵがＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）に転送する一例を示す説明図である。 図５は、図４の続きを示す説明図である。 図６は、図５の続きを示す説明図である。 図７は、図６の続きを示す説明図である。 図８は、ホスト装置から転送されるＤＳＰ用の信号処理プログラムをＣＰＵがＥＥＰＲＯＭに転送する一例を示す動作シーケンス図である。 図９は、ホスト装置から内部ＲＡＭへの分割プログラムの転送と、内部ＲＡＭからＥＥＰＲＯＭへの分割プログラムの転送の一例を示すタイミング図である。
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。
〔１〕本開示の一態様にかかる光トランシーバは、ホスト装置とシリアル通信バスを介して通信可能な光トランシーバであって、電気信号を処理する信号処理部と、前記電気信号と光信号とを相互に変換する光電変換部と、第１領域を含む第１メモリと、前記信号処理部が実行する制御プログラムが格納され、前記信号処理部によりアクセスされる不揮発性の第２メモリと、前記シリアル通信バスのデータ転送レートより高いデータ伝送レートを有する内部シリアル通信バスと、前記シリアル通信バスを介して前記ホスト装置から受信した分割プログラムを前記第１領域に格納し、前記第１領域に記憶された前記分割プログラムを、前記内部シリアル通信バスを介して前記第２メモリに転送する転送部と、を有し、前記転送部は、前記第２メモリが前記転送部によって転送された前記分割プログラムを前記第２メモリのメモリセルに書き込む動作を完了する前に、前記第１領域に格納された前記分割プログラムのうち前記第２メモリに転送された部分を格納している前記第１領域の転送済領域へ前記分割プログラムとは異なる別の分割プログラムの格納を開始する。
この光トランシーバでは、第１メモリから第２メモリに転送された分割プログラムの第２メモリへの書き込みと並列に、ホスト装置から第１メモリへの別の分割プログラムの転送を実行することができる。換言すれば、別の分割プログラムの第１メモリへの転送のバッグクラウンドで、分割プログラムを第２メモリに書き込むことができる。したがって、光トランシーバに搭載される信号処理部が実行する複数の分割プログラムを、ホスト装置から第２メモリに高速に書き込むことができる。例えば、第２メモリに保持された制御プログラムを更新する場合にも、光トランシーバの停止時間を最小限にすることができる。
〔２〕上記〔１〕において、前記転送部は、前記内部シリアル通信バスを介した前記第２メモリへの前記分割プログラムの転送が完了する前に、前記転送済領域へ前記別の分割プログラムの格納を開始してもよい。
内部シリアル通信バスのデータ転送レートは、ホスト装置に接続されるシリアル通信バスのデータ転送レートより高い。このため、第１メモリの第１領域に既に保持されている分割プログラムが次に転送される別の分割プログラムにより上書きされることを防止することができる。したがって、ホスト装置は、初回の分割プログラムの第２メモリへの転送が開始された後、第１メモリの空き状態を確認することなく後続の分割プログラムの転送を順次開始することができる。この結果、転送部による分割プログラムの転送制御を効率よく行うことができ、分割プログラムを、ホスト装置から第２メモリに高速に書き込むことができる。
〔３〕上記〔１〕または〔２〕において、前記分割プログラムおよび前記別の分割プログラムは、前記制御プログラムから分割したプログラムでもよい。これにより、例えば、第１メモリの記憶容量の制約により、制御プログラムをホスト装置から一度に転送できない場合にも、制御プログラムをホスト装置から第２メモリに高速に書き込むことができる。
〔４〕上記〔１〕から〔３〕のいずれかにおいて、前記第１メモリは、前記第２メモリを制御する制御命令が格納される第２領域を有し、前記第１領域は、前記第２領域に連続して設けられてもよい。これにより、制御命令と分割プログラムとを第２メモリに連続して転送することができ、制御プログラムが第２メモリに書き込まれるまでの時間を短縮することができる。
〔５〕上記〔４〕において、前記第２メモリは、前記制御命令の一つである書き込み命令と前記書き込み命令に続く前記分割プログラムを受信したことに基づいて、前記書き込み命令に続く前記分割プログラムを前記メモリセルに書き込み、前記転送部は、前記第２領域に格納された前記書き込み命令と、前記第１領域に格納された前記分割プログラムとを前記第２メモリに連続して転送してもよい。これにより、一つの転送命令（すなわち、一つの開始アドレス）に基づいて、制御命令と分割プログラムとを第２メモリに連続して転送することができ、分割プログラムの第２メモリのメモリセルへの書き込みを開始することができる。
〔６〕上記〔１〕から〔５〕のいずれかにおいて、前記分割プログラムの前記第１メモリへの格納に要する時間は、前記第１メモリに格納された前記分割プログラムの前記第２メモリへの転送時間と前記分割プログラムの前記メモリセルへの書き込み時間の和より長くてもよい。
この場合、ホスト装置から第１メモリへの分割プログラムの一つの転送が完了した時点で、一つ前の分割プログラムの第２メモリのメモリセルへの書き込みは完了している。このため、ホスト装置は、分割プログラムの第２メモリのメモリセルへの書き込みの完了を確認することなく、後続の分割プログラムの第１メモリへの転送を開始することができる。この結果、分割プログラムの第２メモリへの書き込みの完了の確認にかかる時間を不要にすることができ、制御プログラムが第２メモリに書き込まれるまでの時間を短縮することができる。
〔７〕上記〔１〕から〔６〕のいずれかにおいて、前記信号処理部および前記光電変換部の制御を行い、前記転送部を有するプロセッサをさらに有し、前記転送部は、前記プロセッサが実行する転送制御プログラムにより前記分割プログラムの転送を行ってもよい。これにより、例えば、仕様が異なる第２メモリに制御プログラムを書き込む場合にも、第２メモリの仕様に合わせて転送制御プログラムを変更することで、プロセッサは、分割プログラムを第２メモリに順次転送し、メモリセルに書き込むことができる。
〔８〕上記〔７〕において、前記プロセッサは、ダイレクトメモリアクセスコントローラを有し、前記ダイレクトメモリアクセスコントローラは、前記転送制御プログラムによる指示に基づいて、前記第１領域に格納された前記分割プログラムを、前記内部シリアル通信バスを介して前記第２メモリに転送してもよい。これにより、第１メモリへの別の分割プログラムの転送と、第１メモリから第２メモリへの分割プログラムの転送とを、プロセッサとダイレクトメモリアクセスコントローラとにそれぞれ実行させることができる。したがって、第１メモリへの別の分割プログラムの転送と、第１メモリから第２メモリへの分割プログラムの転送とをプロセッサのみで実行する場合に比べて、転送時間を短縮することが可能になる。また、プロセッサの処理能力に余裕を持たせることができ、プロセッサは、他の処理を実行することができる。
〔９〕上記〔７〕または〔８〕において、前記プロセッサは、内部に前記第１メモリを有してもよい。この場合、プロセッサの外部に接続される外部メモリを使用する場合に比べて、第１メモリへの分割プログラムの転送時間を短縮することができ、制御プログラムが第２メモリに書き込まれるまでの時間を短縮することができる。
〔１０〕本開示の別の態様にかかる光トランシーバの制御方法は、ホスト装置とシリアル通信バスを介して通信可能であり、電気信号を処理する信号処理部と、前記電気信号と光信号とを相互に変換する光電変換部と、第１領域を含む第１メモリと、前記信号処理部が実行する制御プログラムが格納され、前記信号処理部によりアクセスされる不揮発性の第２メモリと、前記シリアル通信バスのデータ転送レートより高いデータ伝送レートを有する内部シリアル通信バスと、を有する光トランシーバの制御方法であって、前記シリアル通信バスを介して前記ホスト装置から受信した分割プログラムを前記第１領域に格納する工程と、前記第１領域に記憶された前記分割プログラムを、前記内部シリアル通信バスを介して前記第２メモリに転送する工程と、を有し、前記第１領域に格納する工程において、前記第２メモリが転送された前記分割プログラムを前記第２メモリのメモリセルに書き込む動作を完了する前に、前記第１領域に格納された前記分割プログラムのうち前記第２メモリに転送された部分を格納している前記第１領域の転送済領域へ前記分割プログラムとは異なる別の分割プログラムの格納を開始する。
この光トランシーバの制御方法では、ホスト装置から第１メモリへの別の分割プログラムの転送を、第１メモリから第２メモリに転送された分割プログラムの第２メモリへの書き込みと並列に実行することができる。換言すれば、別の分割プログラムの第１メモリへの転送のバッグクラウンドで、分割プログラムを第２メモリに書き込むことができる。したがって、光トランシーバに搭載される信号処理部が実行する複数の分割プログラムを、ホスト装置から第２メモリに高速に書き込むことができる。例えば、第２メモリに保持された制御プログラムを更新する場合にも、光トランシーバの停止時間を最小限にすることができる。
［本開示の実施形態の詳細］
本開示の光トランシーバの具体例を、以下に図面を参照しつつ説明する。なお、本実施形態は、以下の説明に限定されるものではない。以下の説明では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。特に断らない限り、図において矢じりを付けた線は、信号線または情報の伝達経路を示す。また、図中に単線で示す信号線は、複数ビットの場合もある。
〔第１の実施形態〕
〔光トランシーバの全体構成〕
図１は、第１の実施形態にかかる光トランシーバの構成の一例を示すブロック図である。例えば、図１に示す光トランシーバ１００は、ＣＰＵ（Central Processing Unit）１０、ＤＳＰ２０、ＥＥＰＲＯＭ３０および光電変換部４０を有する。光電変換部４０は、レーザダイオード（ＬＤ）ドライバ４２、レーザダイオード（ＬＤ）４４およびサーモエレクトリッククーラー（ＴＥＣ）４６を有する。また、光電変換部４０は、アバランシェフォトダイオード（ＡＰＤ）５２、バイアス供給部５４およびトランスインピーダンスアンプ（ＴＩＡ）５６を有する。
以下では、レーザダイオードドライバ４２、レーザダイオード４４およびサーモエレクトリッククーラー４６を、それぞれＬＤドライバ４２、ＬＤ４４およびＴＥＣ４６とも称する。また、アバランシェフォトダイオード５２およびトランスインピーダンスアンプ５６を、それぞれＡＰＤ５２およびＴＩＡ５６とも称する。
例えば、光トランシーバ１００は、デジタル信号を送受信するコンピュータ装置に着脱可能に接続される。光トランシーバ１００は、コンピュータ装置から受信するデジタル信号を光信号に変換し、光ケーブルを介して他のコンピュータ装置の光トランシーバ１００に光信号を送信する。また、光トランシーバ１００は、光ケーブルを介して他のコンピュータ装置の光トランシーバ１００から受信する光信号をデジタル信号に変換し、コンピュータ装置に変換したデジタル信号を送信する。以下では、図１の光トランシーバ１００が接続され、デジタル信号を送受信するコンピュータ装置をホスト装置２００と称する。
ＣＰＵ１０は、各種通信インタフェースおよびダイレクトメモリアクセスコントローラ（ＤＭＡＣ）等の周辺回路を有する。ＣＰＵ１０は、プロセッサの一例である。周辺回路を有するＣＰＵ１０は、マイクロコンピュータ（いわゆるマイコン）とも称される。ＣＰＵ１０は、ＤＳＰ２０の制御と、光電変換部４０のＬＤ４４およびＡＰＤ５２等の監視制御等を実行する。
また、ＣＰＵ１０は、ホスト装置２００から転送されるＤＳＰ２０用の信号処理プログラムをＥＥＰＲＯＭ３０に書き込む制御を実行する。特に限定されないが、ホスト装置２００とＣＰＵ１０とは、Ｉ２Ｃ（Inter-Integrated Circuit）バス等のシリアル通信バスを介して接続される。信号処理プログラムは、制御プログラムの一例であり、Ｉ２Ｃバスは、第１シリアル通信バスの一例である。
ＣＰＵ１０により、ＥＥＰＲＯＭ３０に保持されたＤＳＰ２０用の信号処理プログラムを更新する場合、光トランシーバ１００の動作を停止する必要がある。このため、光トランシーバ１００の停止時間を短くするために、ホスト装置２００から転送される信号処理プログラムのＥＥＰＲＯＭ３０への書き換え処理は、できる限り短時間で行うことが好ましい。
ＤＳＰ２０は、他の光トランシーバ１００等に送信する情報を含む並列のデジタル送信信号をホスト装置２００から受信する。ＤＳＰ２０は、受信したデジタル送信信号に基づいて、例えば、ＰＡＭ（Pulse Amplitude Modulation）４信号等のアナログ信号を生成し、生成したアナログ信号をＬＤドライバ４２に出力する。また、ＤＳＰ２０は、他の光トランシーバ１００等から受信する光信号から変換されたＰＡＭ４信号等のアナログ信号をＴＩＡ５６から受信する。ＤＳＰ２０は、受信したアナログ信号を並列のデジタル受信信号に変換し、変換したデジタル受信信号をホスト装置２００に出力する。
ＤＳＰ２０は、信号処理部の一例である。例えば、デジタル送信信号およびデジタル受信信号は、ＮＲＺ（Non-Return-to-Zero）信号である。なお、デジタル信号とＰＡＭ４信号との相互の変換は、ＤＳＰ２０とＬＤドライバ４２およびＴＩＡ５６との間に接続される変換回路で行われてもよい。
ＥＥＰＲＯＭ３０は、例えば、ＤＳＰ２０が実行する信号処理プログラムおよび信号処理に使用する各種パラメータ等を記憶する。ＥＥＰＲＯＭ３０は、不揮発性の第２メモリの一例である。例えば、ＥＥＰＲＯＭ３０は、シリアルフラッシュメモリであり、ＳＰＩ（Serial Peripheral Interface）バス等のシリアル通信バスを介して、ＤＳＰ２０およびＣＰＵ１０と接続される。ＳＰＩバスは、内部シリアル通信バスの一例である。
ＬＤドライバ４２は、ＤＳＰ２０から出力されるＰＡＭ４信号等のアナログ信号に基づいて、ＬＤ４４を駆動する。ＬＤ４４は、ＤＳＰ２０から出力されるアナログ信号を光送信信号に変換して光ケーブルに出力する。例えば、ＬＤ４４から出力される光信号は、ＰＡＭ４信号である。ＴＥＣ４６は、ペルチェ素子を使用してＬＤ４４の温度が所定の範囲に収まるように制御する。
ＡＰＤ５２は、光ケーブルを介して、他の光トランシーバ１００等が送信する光信号である光受信信号を受信する。ＡＰＤ５２は、受信した光受信信号を電流信号に変換してＴＩＡ５６に出力する。例えば、ＡＰＤ５２が受信する光信号は、ＰＡＭ４信号である。バイアス供給部５４は、ＡＰＤ５２にバイアスを供給する。ＴＩＡ５６は、ＡＰＤ５２から受信する微少な電流信号を増幅し、電圧信号（アナログの受信データ信号）としてＤＳＰ２０に出力する。
〔ＣＰＵの内部構成〕
図２は、図１のＣＰＵ１０の内部構成の一例を示すブロック図である。ＣＰＵ１０は、少なくとも一つのＣＰＵコア１１、Ｉ２Ｃインタフェース（Ｉ／Ｆ）１２、ＤＭＡＣ１３、ＳＰＩインタフェース（Ｉ／Ｆ）１４、内部ＲＡＭ（Random Access Memory）１６およびメモリバス１８を有する。メモリバス１８は、ＣＰＵコア１１とＤＭＡＣ１３に共通に使用される共通バスである。ＣＰＵ１０のＣＰＵコア１１およびＤＭＡＣ１３は、転送部１７を構成する。
ＣＰＵ１０、より具体的にはＣＰＵコア１１は、例えば、転送制御プログラムを実行し、ＤＳＰ２０が実行する信号処理プログラムをホスト装置２００からＥＥＰＲＯＭ３０に転送する制御を実行する。すなわち、ＣＰＵ１０、より具体的にはＣＰＵコア１１が実行する転送制御プログラムにより、転送部１７は、ホスト装置２００から転送される分割プログラムをＥＥＰＲＯＭ３０に転送する。これにより、例えば、ＥＥＰＲＯＭ３０の仕様が変更された場合にも、新しいＥＥＰＲＯＭ３０の仕様に合わせて転送制御プログラムを変更することで、ＣＰＵ１０は、分割プログラムをＥＥＰＲＯＭ３０に順次転送し、メモリセルに書き込ませることができる。
例えば、ホスト装置２００は、Ｉ２Ｃバスを介してＣＰＵ１０に接続され、信号処理プログラムを複数に分割した分割プログラムを、Ｉ２Ｃインタフェース１２を介してＣＰＵコア１１に順次転送する。分割プログラムのサイズは、内部ＲＡＭ１６に割り当て可能な分割プログラム用のバッファ領域のサイズと、ＥＥＰＲＯＭ３０が一度に書き込み（プログラム）可能なデータサイズとに依存して、予め決められる。この実施形態では、一つの分割プログラムのサイズは２５６バイトである。
また、ＣＰＵコア１１は、監視制御プログラムを実行し、光電変換部４０の状態を監視する。例えば、転送プログラムおよび監視制御プログラムは、内部ＲＡＭ１６に格納される。転送制御プログラムを実行するＣＰＵコア１１と、監視制御プログラムを実行するＣＰＵコア１１とは、同一でもよく、異なっていてもよい。
Ｉ２Ｃインタフェース１２は、Ｉ２Ｃバスを介してホスト装置２００に接続され、ホスト装置２００から受信する情報をＣＰＵコア１１に送信する。なお、Ｉ２Ｃインタフェース１２は、ホスト装置２００からＣＰＵコア１１への情報の転送だけでなく、ＣＰＵコア１１からホスト装置２００への情報の転送も可能である。
ＤＭＡＣ１３は、ＣＰＵコア１１からの指示に基づいて、内部ＲＡＭ１６からＳＰＩインタフェース１４にデータを転送する。ＤＭＡＣ１３がＳＰＩインタフェース１４に転送するデータは、ＥＥＰＲＯＭ３０を動作させる制御命令（コマンドおよびアドレス）と、ＥＥＰＲＯＭ３０のメモリセルに書き込む分割プログラムとを含む。なお、ＤＭＡＣ１３は、ＣＰＵコア１１からの指示に基づいて、内部ＲＡＭ１６等の転送元デバイスと、他の転送先デバイスとの間でデータを転送してもよい。また、内部ＲＡＭ１６が転送先デバイスに設定されてもよい。
このように、内部ＲＡＭ１６への分割プログラムの転送と、内部ＲＡＭ１６からＥＥＰＲＯＭ３０への分割プログラムの転送とを、ＣＰＵコア１１とＤＭＡＣ１３とにそれぞれ分担させることができる。したがって、内部ＲＡＭ１６への分割プログラムの転送と、内部ＲＡＭ１６からＥＥＰＲＯＭ３０への分割プログラムの転送とをＣＰＵコア１１のみで実行する場合に比べて、転送時間を短縮することが可能になる。また、ＣＰＵコア１１の処理能力に余裕を持たせることができ、ＣＰＵコア１１は、他の処理を実行することができる。
ＳＰＩインタフェース１４は、ＳＰＩバスを介してＥＥＰＲＯＭ３０に接続され、ＤＭＡＣ１３から受信するデータをＥＥＰＲＯＭ３０に送信する。なお、ＳＰＩインタフェース１４は、ＤＭＡＣ１３からＥＥＰＲＯＭ３０へのデータの転送だけでなく、ＥＥＰＲＯＭ３０からＤＭＡＣ１３へのデータの転送も可能である。
アービタ１５は、ＣＰＵコア１１による内部ＲＡＭ１６のアクセス要求と、ＤＭＡＣ１３による内部ＲＡＭ１６のアクセス要求とが競合する場合、ＣＰＵコア１１とＤＭＡＣ１３の一方にバス権を与えて内部ＲＡＭ１６のアクセスを許可する。
内部ＲＡＭ１６は、ＥＥＰＲＯＭコマンド領域と、ＥＥＰＲＯＭコマンド領域に連続して割り当てられるバッファ領域とを有する。ＥＥＰＲＯＭコマンド領域には、ＥＥＰＲＯＭ３０の動作を制御する制御命令（コマンドおよびアドレス）が格納され、バッファ領域には、分割プログラムが格納される。また、内部ＲＡＭ１６は、コマンドレジスタおよびステータスレジスタを含むレジスタ領域を有する。コマンドレジスタおよびステータスレジスタは、ホスト装置２００からＥＥＰＲＯＭ３０への信号処理プログラムの転送の制御に使用される。内部ＲＡＭ１６は、第１メモリの一例である。ＥＥＰＲＯＭコマンド領域は、第２領域の一例であり、バッファ領域は、第１領域の一例である。なお、第１メモリは、内部ＲＡＭ１６に限らず、例えば、データの転送を必要なタイミングで行うことができる高速なメモリであれば、ＣＰＵ１０の外部のメモリを用いてもよい。
ＣＰＵ１０に搭載される内部ＲＡＭ１６に割り当てられるバッファ領域に分割プログラムを保持することで、外部メモリに割り当てられるバッファ領域に分割プログラムを保持する場合に比べて、分割プログラムの転送時間を短縮することができる。例えば、バッファ領域への分割プログラムの転送時間を短縮することができ、バッファ領域からＥＥＰＲＯＭ３０への分割プログラムの転送時間を短縮することができる。この結果、ホスト装置２００からＥＥＰＲＯＭ３０への分割プログラムの転送時間を短縮することができ、信号処理プログラムがＥＥＰＲＯＭ３０に書き込まれるまでの時間を短縮することができる。
例えば、ＥＥＰＲＯＭコマンド領域は、ＣＰＵアドレスで０ＦＦＣｈ－０ＦＦＦｈ（４バイト）に割り当てられる。アドレスの数値の末尾の"ｈ"は、数値が１６進数であることを示す。ＣＰＵアドレスは、メモリ空間に割り当てられるアドレスであり、ＣＰＵコア１１およびＤＭＡＣ１３が使用可能なアドレスである。バッファ領域は、ＥＥＰＲＯＭコマンド領域に続く１０００ｈ－１０ＦＦｈ（２５６バイト）に割り当てられる。また、バッファ領域は、スレーブアドレスで８Ｃｈに割り当てられる。スレーブアドレスは、ホスト装置２００により識別されるアドレスである。
ＥＥＰＲＯＭ３０は、ＥＥＰＲＯＭコマンド領域から転送された制御命令（ページプログラムコマンド等の書き込み命令）に基づいて、バッファ領域に格納された分割プログラムをメモリセルに書き込むプログラム動作を実行する。書き込み命令は、書き込み命令コードと分割プログラムを書き込む先頭アドレスとを含む。例えば、書き込みの単位である１ページは、２５６バイトに設定される。
ＥＥＰＲＯＭ３０は、ＣＰＵ１０から転送される複数の分割プログラムを不揮発性の複数のメモリセルを含むメモリブロックに順次書き込む。これにより、ＥＥＰＲＯＭ３０に複数の分割プログラムが連結された信号処理プログラムが不揮発に記憶される。ＥＥＰＲＯＭ３０に信号処理プログラムが記憶された後、光トランシーバ１００が起動され、ＤＳＰ２０は、ＥＥＰＲＯＭ３０に記憶された信号処理プログラムをフェッチすることで、信号処理を実行する。
ＥＥＰＲＯＭコマンド領域とバッファ領域とをＣＰＵアドレスが連続するメモリ領域に割り当てることで、一つの転送命令に基づくＤＭＡ転送により、制御命令と分割プログラムとをＥＥＰＲＯＭ３０に連続して転送することができる。また、ＥＥＰＲＯＭ３０は、連続して受信する書き込みコマンドと分割プログラムとに基づいて、分割プログラムをメモリセルに書き込むプログラム動作を実行することができる。
換言すれば、一つの開始アドレスを指定したＤＭＡ転送により、書き込みコマンドと分割プログラムとをＥＥＰＲＯＭ３０に連続して転送し、分割プログラムをメモリセルに書き込むことができる。これにより、分割プログラムを連結されることで得られる信号処理プログラムがＥＥＰＲＯＭ３０のメモリセルに書き込まれるまでの時間を短縮することができる。
コマンドレジスタは、ＣＰＵアドレスで１２００ｈに割り当てられ、スレーブアドレスで８０ｈの１バイト目（８０ｈ／０）に割り当てられる。ステータスレジスタは、ＣＰＵアドレスで１２０１ｈに割り当てられ、スレーブアドレスで８０ｈの２バイト目（８０ｈ／１）に割り当てられる。
コマンドレジスタは、分割プログラムをホスト装置２００からＥＥＰＲＯＭ３０に書き込む場合、ホスト装置２００により"ＷＲ"に設定される。ステータスレジスタは、ホスト装置２００からのコマンドを受け付け可能な場合、ＣＰＵコア１１により"Ｉｄｌｅ"に設定される。また、ステータスレジスタは、ホスト装置２００からのコマンドを実行する場合、ＣＰＵコア１１により"Ｂｕｓｙ"に設定される。ステータスレジスタは、ホスト装置２００がＣＰＵ１０の動作状態を検出するために、ホスト装置２００により参照可能である。
〔分割プログラムの転送前のステータスチェック〕
図３は、ホスト装置２００からＣＰＵ１０に分割プログラムを転送する場合のステータスチェックの一例を示す動作シーケンス図である。ＣＰＵコア１１は、ホスト装置２００からのコマンドを受付可能な場合、ステータスレジスタ（８０ｈ／１）に"Ｉｄｌｅ"を書き込む（図３（ａ））。
ホスト装置２００は、分割プログラムを転送する場合、例えば、所定の頻度でステータスレジスタをポーリングし（ステータスチェック）、ステータスレジスタが"Ｂｕｓｙ"から"Ｉｄｌｅ"に変化するのを待つ（図３（ｂ））。そして、ホスト装置２００は、ステータスレジスタの"Ｉｄｌｅ"を検出した場合、コマンドレジスタ（８０ｈ／０）に"ＷＲ"を書き込む（図３（ｃ）、（ｄ））。
ＣＰＵコア１１は、ホスト装置２００によりコマンドレジスタに書き込まれた"ＷＲ"を検出し、ステータスレジスタに"Ｂｕｓｙ"を書き込む（図３（ｅ）、（ｆ））。ホスト装置２００は、コマンドレジスタに"ＷＲ"を書き込んだ後、ステータスレジスタが"Ｉｄｌｅ"から"Ｂｕｓｙ"に変化したことを検出した場合、分割プログラムをＥＥＰＲＯＭに転送可能と判断する（図３（ｇ））。そして、ホスト装置２００は、図４から図７で説明するように、分割プログラムの転送処理を開始する（図３（ｈ））。
分割プログラムの転送処理が終了した場合、ＣＰＵコア１１は、ステータスレジスタに転送処理の完了を示す"Ｃｏｍｐｌｅｔｅ"を書き込む（図３（ｉ））。そして、ホスト装置２００は、ステータスレジスタの"Ｃｏｍｐｌｅｔｅ"を検出した場合、分割プログラムがＥＥＰＲＯＭ３０に転送されたことを検出する（図３（ｊ））。この後、ホスト装置２００は、ステータスレジスタの"Ｉｄｌｅ"を検出した場合、次のコマンドを発行可能と判断する。
〔分割プログラムのＥＥＰＲＯＭへの転送〕
図４から図７は、ホスト装置２００からＣＰＵ１０に転送される分割プログラムをＣＰＵ１０がＥＥＰＲＯＭ３０に転送する一例を示す説明図である。図４から図７は、光トランシーバの制御方法の一例である。図４から図７において、太い実線は、データ等が転送される経路を示し、破線は、データ等が転送されないことを示す。また、太枠は、転送されるデータまたは設定されるデータを示す。
まず、図４の動作Ａにおいて、ホスト装置２００は、スレーブアドレス８Ｃｈを指定して、Ｉ２Ｃバスを介してＩ２Ｃインタフェース１２に最初の２５６バイトの分割プログラム（１）をシリアル転送する（図４（ａ））。Ｉ２Ｃインタフェース１２は、受信した分割プログラム（１）を、例えば、ＣＰＵコア１１が内蔵する図示しないＦＩＦＯ（First-In First-Out）バッファ等に転送する（図４（ｂ））。
ＣＰＵコア１１は、ＦＩＦＯバッファに所定量の分割プログラム（１）が保持される毎に、保持された分割プログラム（１）を内部ＲＡＭ１６のバッファ領域に順次書き込む（図４（ｃ））。ここで、ＣＰＵコア１１は、ホスト装置２００が指定したスレーブアドレス８Ｃｈの先頭に対応するＣＰＵアドレス１０００ｈから順に分割プログラム（１）を内部ＲＡＭ１６に書き込む。
ホスト装置２００からＣＰＵコア１１への分割プログラム（１）の転送（図４（ａ）および図４（ｂ））と、ＣＰＵコア１１から内部ＲＡＭ１６への分割プログラム（１）の転送（図４（ｃ））とは、並列に実行される。図４のバッファ領域の網掛けは、格納された分割プログラム（１）を示す。ホスト装置２００からＣＰＵコア１１への分割プログラム（１）の転送を継続することで、バッファ領域の網掛け部分が徐々に増加していき、内部ＲＡＭ１６のバッファ領域に２５６バイトの最初の分割プログラム（１）が格納される（図４（ｄ））。
２５６バイトのデータの転送時間は、以下の（ａ）、（ｂ）、（ｃ）の転送時間の和にスタートビットとストップビットの遷移時間を加えることで求められる。
（ａ）スレーブアドレス（７ビット）＋ライトビット（１ビット）＋アクノリッジ（１ビット）
（ｂ）ＣＰＵアドレス（８ビット）＋アクノリッジ（１ビット）
（ｃ）データ（２５６バイト＝２０４８ビット）＋バイト毎のアクノリッジ（１ビット）
Ｉ２Ｃインタフェース１２のクロックを４００ｋＨｚ（１クロックサイクル＝２．５μｓ）とし、スタートビットとストップビットの遷移時間をそれぞれ０．６μｓとすると、２５６バイトの転送時間は、５８０６．２μｓになる。
次に、図４の動作Ｂにおいて、ホスト装置２００が最初の分割プログラム（１）の２５６バイト目を転送する（図４（ｅ））。そして、ＣＰＵコア１１が最初の分割プログラム（１）の２５６バイト目を内部ＲＡＭ１６へ転送する（図４（ｆ））。ＣＰＵコア１１は、最初の分割プログラム（１）の２５６バイト目の転送が完了すると、転送が完了したことを検出する。ＣＰＵコア１１は、Ｉ２Ｃの応答処理として、２５６バイト目の転送を検出することができる。ＣＰＵコア１１が転送を完了したことを検出すると、図５の動作Ｃおよび動作Ｄを行う。
ホスト装置２００は、最初の分割プログラム（１）の２５６バイト目の転送が完了すると、一定の時間、例えば、１００ｎｓ待機する。当該一定の時間は、後述するＣＰＵコア１１が、動作Ｃおよび動作Ｄにかかる時間以上の時間待機すればよい。
ＣＰＵコア１１は、２５６バイト目の転送を検出する場合には、Ｉ２Ｃの応答処理を用いることから、即時に実行できる。また、ＣＰＵコア１１は、動作Ｃを書き込み設定の内部ＲＡＭ１６への書き込みにより行う。ＣＰＵコア１１は、動作ＤをＤＭＡコントローラへの転送指令のレジスタへの書き込みにより行う。したがって、ＣＰＵコア１１は、それぞれ１命令で書き込み設定およびＤＭＡコントローラへの転送指令を実行できる。
ＣＰＵコア１１が、例えば、８０ＭＨｚのクロックで動作しているとすると、上記の書き込み設定およびＤＭＡコントローラへの転送指令は、最大で８クロックで完了すると考えられる。したがって、ＣＰＵコア１１は、上記の書き込み設定およびＤＭＡコントローラへの転送指令を、１００ｎｓ以下で実行できる。
図５の動作Ｃにおいて、ＣＰＵコア１１は、ＣＰＵアドレス０ＦＦＣｈ－０ＦＦＦｈの領域にＥＥＰＲＯＭ３０へ転送する書き込み命令を設定する（図５（ａ））。例えば、書き込み命令の１バイト目は、ＥＥＰＲＯＭ３０のメモリセルにデータを書き込むプログラム動作のＥＥＰＲＯＭ３０への指示（書き込み命令コード）を示し、２バイト目から４バイト目は、書き込みアドレス（先頭アドレス）を示す。例えば、書き込みアドレスは、"０"に設定される。
次に、図５の動作Ｄにおいて、ＣＰＵコア１１は、転送元の先頭アドレス（０ＦＦＦＣｈ）と書き込みサイズ（２６０バイト）とともに、ＤＭＡＣ１３に転送開始要求を発行する（図５（ｂ））。
なお、図４の動作Ｂにおいて、２５６バイト目の転送を検出しているが、例えば、２５６バイト目より前の転送を検出して、動作Ｃおよび動作Ｄを行ってもよい。２５６バイト目より前の転送を検出して、動作Ｃおよび動作Ｄを行うことにより、ホスト装置２００のウエイトする時間を短縮または削除することができる。ただし、２５６バイト目よりどれくらい前から開始するかについては、Ｉ２Ｃインタフェース１２で転送している領域に、ＳＰＩインタフェース１４で転送している領域が重ならないように定められる。
なお、図４に示す動作Ａおよび動作Ｂは、シリアル通信バス（Ｉ２Ｃインタフェース１２）を介してホスト装置２００から受信した分割プログラムを内部ＲＡＭ１６の領域に格納する工程の一例である。
次に、図６の動作Ｅにおいて、ＤＭＡＣ１３は、ＣＰＵアドレス０ＦＦＣｈからの４バイトに保持された書き込み命令を、ＳＰＩインタフェース１４を介してＥＥＰＲＯＭ３０に転送する。ＤＭＡＣ１３は、書き込み命令の転送に続いて、ＣＰＵアドレス１０００ｈ以降に保持された分割プログラム（１）のＥＥＰＲＯＭ３０への転送を開始する（図６（ａ））。すなわち、ＤＭＡＣ１３は、書き込み命令と分割プログラム（１）とをＥＥＰＲＯＭ３０に連続して転送する。
上述したように、ＥＥＰＲＯＭコマンド領域とバッファ領域とがアドレスが連続するメモリ領域に割り当てられている。このため、ＤＭＡＣ１３は、書き込み命令（書き込み命令コードと先頭アドレス）と分割プログラムとをＥＥＰＲＯＭ３０に連続して転送することができる。
次に、図６の動作Ｆにおいて、ＤＭＡＣ１３は、分割プログラム（１）のＥＥＰＲＯＭ３０への転送を継続する（図６（ｂ））。内部ＲＡＭ１６のＣＰＵアドレス１０００ｈからのバッファ領域において、網掛けで示す領域の上の白い領域は、ＤＭＡＣ１３による転送が完了した領域を示す（図６（ｃ））。
なお、図５に示す動作Ｃおよび動作Ｄと図６に示す動作Ｅおよび動作Ｆは、内部ＲＡＭ１６の領域に記憶された分割プログラムを、内部シリアル通信バス（ＳＰＩインタフェース１４）を介してＥＥＰＲＯＭ３０に転送する工程の一例である。
次に、図７の動作Ｇにおいて、ホスト装置２００は、一定期間待機後、スレーブアドレス８Ｃｈを指定して、Ｉ２Ｃバスを介してＣＰＵコア１１に次の２５６バイトの分割プログラム（２）をシリアル転送する（図７（ａ）、（ｂ））。ＣＰＵコア１１は、ホスト装置２００から転送される分割プログラム（２）を内部ＲＡＭ１６のバッファ領域に先頭アドレス（０ＦＦＦＣｈ）から順に順次書き込む（図７（ｃ））。ＤＭＡＣ１３は、分割プログラム（１）のＥＥＰＲＯＭ３０への転送を継続する（図７（ｄ））。
すなわち、分割プログラム（１）のＥＥＰＲＯＭ３０への転送が完了する前に、分割プログラム（２）の内部ＲＡＭ１６への転送が開始される。より具体的には、分割プログラム（１）のＥＥＰＲＯＭ３０への転送が完了する前に、分割プログラム（１）が保存されている内部ＲＡＭ１６中の分割プログラム（１）の転送が完了した領域に、別の分割プログラム（２）の転送が開始される。
また、分割プログラム（１）のＥＥＰＲＯＭ３０への書き込みが完了する前に、分割プログラム（２）の内部ＲＡＭ１６への転送が開始される。より具体的には、分割プログラム（１）のＥＥＰＲＯＭ３０への書き込みが完了する前に、分割プログラム（１）が保存されている内部ＲＡＭ１６において、分割プログラム（１）のＥＥＰＲＯＭ３０への転送が完了した転送済領域への別の分割プログラム（２）の転送が開始される。
例えば、ＳＰＩインタフェース１４は、２５６バイトの分割プログラム（１）を２６０μｓでＥＥＰＲＯＭ３０に転送する。一方、Ｉ２Ｃインタフェース１２は、２５６バイトの分割プログラム（２）を約５８００μｓでＣＰＵコア１１を介して内部ＲＡＭ１６に書き込む。すなわち、ＳＰＩインタフェース１４のデータ転送速度は、Ｉ２Ｃインタフェース１２のデータ転送速度の２０倍以上であり、内部ＲＡＭからの分割プログラム（１）の読み出し速度は、内部ＲＡＭ１６への分割プログラム（２）の書き込み速度より高い。
ホスト装置２００がステータスレジスタをチェックすると、数ｍｓ時間がかかる。このため、ホスト装置２００が分割プログラムのＩ２Ｃ転送後、次の分割プログラムのＩ２Ｃ転送を開始するまでの時間を、ステータスレジスタをチェックする場合に比べて短縮することができる。この結果、複数の分割プログラムで構成される信号処理プログラムのホスト装置２００からＥＥＰＲＯＭ３０への転送時間を短縮することができる。
図８は、ホスト装置２００から転送されるＤＳＰ２０用の信号処理プログラムをＣＰＵ１０がＥＥＰＲＯＭ３０に転送する一例を示す動作シーケンス図である。図４から図７と同様の動作については、詳細な説明は省略する。
ホスト装置２００は、スレーブアドレス８Ｃｈを指定し、Ｉ２ＣバスおよびＩ２Ｃインタフェース１２を介してＣＰＵコア１１に２５６バイトの分割プログラム（１）を順次シリアル転送する（図８（ａ））。ＣＰＵコア１１は、ホスト装置２００から転送された分割プログラム（１）を先頭アドレス（０ＦＦＦＣｈ）から順に順次内部ＲＡＭ１６に書き込む（図８（ｂ））。
２５６バイトの分割プログラム（１）の転送が完了したホスト装置２００は、一定期間、例えば、１００ｎｓの間、待機する。ＣＰＵコア１１は、分割プログラムの２５６バイト目の内部ＲＡＭ１６への書き込みが完了したことを確認すると、ＣＰＵアドレス０ＦＦＣｈ－０ＦＦＦｈに書き込み命令（書き込み命令コードと先頭アドレス）を書き込む（図８（ｃ））。そして、ＣＰＵコア１１は、転送元の先頭アドレス（０ＦＦＦＣｈ）と書き込みサイズ（２６０バイト）とともに、ＤＭＡＣ１３に転送開始要求を発行する（図８（ｄ））。
ＤＭＡＣ１３は、ＣＰＵコア１１からの転送開始要求に応答して、書き込み命令および分割プログラム（１）のＤＭＡ転送を開始する（図８（ｅ））。すなわち、ＤＭＡＣ１３は、書き込み命令と分割プログラム（１）とをＥＥＰＲＯＭ３０に連続して転送する。
ホスト装置２００は、一定期間待機後、次の２５６バイトの分割プログラム（２）を、Ｉ２ＣバスおよびＩ２Ｃインタフェース１２を介してＣＰＵコア１１に転送する（図８（ｆ））。ＣＰＵコア１１は、ホスト装置２００からされる分割プログラム（２）を内部ＲＡＭ１６に順次書き込む（図８（ｇ））。
なお、ＣＰＵコア１１が分割プログラム（２）を書き込む内部ＲＡＭ１６の領域は、先に保存された分割プログラム（１）の転送が完了した領域である。したがって、ＤＭＡＣ１３が分割プログラム（１）の転送を行っている最中であっても、ＣＰＵコア１１が分割プログラム（２）を転送することができる。すなわち、ＣＰＵコア１１は、ＤＭＡＣ１３がＳＰＩバスを介したＥＥＰＲＯＭ３０への分割プログラム（１）が完了する前に、ホスト装置２００から転送される分割プログラム（２）の内部ＲＡＭ１６への格納を開始する。ＤＭＡＣ１３による分割プログラム（１）のＥＥＰＲＯＭ３０への転送は、分割プログラム（２）の内部ＲＡＭへの書き込みが５％程度完了した時点で終了する（図８（ｈ））。
ＥＥＰＲＯＭ３０は、２５６バイトの分割プログラム（１）の受信が完了した後、分割プログラム（１）をメモリセルに書き込むプログラム動作を開始する（図８（ｉ））。プログラム動作の実行期間は約３０００μｓである。一つの分割プログラムのＥＥＰＲＯＭ３０への転送時間とＥＥＰＲＯＭ３０の書き込み動作時間の和は、約３２６０μｓである。
一つの分割プログラムのＥＥＰＲＯＭ３０への転送時間とプログラム動作時間の和は、Ｉ２Ｃインタフェース１２による一つの分割プログラムの転送時間（約５８００μｓ）より短い。このため、分割プログラム（１）のＥＥＰＲＯＭ３０への書き込み動作が完了する前に、次の分割プログラム（２）がＥＥＰＲＯＭ３０に転送されることはない。
図９は、ホスト装置２００から内部ＲＡＭ１６への分割プログラムの転送と、内部ＲＡＭ１６からＥＥＰＲＯＭ３０への分割プログラムの転送の一例を示すタイミング図である。図４から図８と同様の動作については、詳細な説明は省略する。図９において、太い実線は、Ｉ２Ｃバスを含む経路を使用したホスト装置２００から内部ＲＡＭ１６へのデータ転送を示す。太い破線は、ＳＰＩバスを含む経路を使用したＤＭＡＣ１３による内部ＲＡＭ１６からＥＥＰＲＯＭ３０へのデータ転送を示す。一点鎖線の矩形枠は、ＥＥＰＲＯＭ３０の書き込み動作（プログラム動作）を示す。
まず、ホスト装置２００は、Ｉ２Ｃバス、Ｉ２Ｃインタフェース１２およびＣＰＵコア１１を介して、約５８００μｓかけて２５６バイトの分割プログラム（１）を内部ＲＡＭ１６に順次書き込む（図９（ａ））。ＣＰＵコア１１は、分割プログラム（１）が内部ＲＡＭ１６に格納された後、書き込み命令を内部ＲＡＭ１６に書き込み、ＤＭＡＣ１３を起動する。
ＤＭＡＣ１３は、ＳＰＩインタフェース１４およびＳＰＩバスを介して約２６０μｓかけて、書き込み命令および分割プログラム（１）をＥＥＰＲＯＭ３０に転送する（図９（ｂ））。ＥＥＰＲＯＭ３０は、受信した書き込み命令に基づいて、約３０００μｓかけて、分割プログラム（１）をメモリセルに書き込むプログラム動作（ブロック書き込み）を実行する（図９（ｃ））。
ホスト装置２００は、ＤＭＡＣ１３による内部ＲＡＭ１６からＥＥＰＲＯＭ３０への分割プログラム（１）の転送が開始された後、次の分割プログラム（２）の内部ＲＡＭ１６への転送を開始する（図９（ｄ））。すなわち、分割プログラム（１）のＥＥＰＲＯＭ３０への転送が完了する前に、分割プログラム（２）の内部ＲＡＭ１６への転送が開始される。また、分割プログラム（１）のＥＥＰＲＯＭ３０への書き込みが完了する前に、分割プログラム（２）の内部ＲＡＭ１６への転送が開始される。ＳＰＩによる転送速度は、Ｉ２Ｃによる転送速度より速いため、内部ＲＡＭ１６内の分割プログラム（１）が、分割プログラム（２）により上書きされることを防止することができる。
このように、ホスト装置２００から内部ＲＡＭ１６への分割プログラム（２）の転送と、内部ＲＡＭ１６からＥＥＰＲＯＭ３０に転送された分割プログラム（１）のＥＥＰＲＯＭ３０への書き込みとを並列に実行することができる。換言すれば、次の分割プログラムの内部ＲＡＭ１６への転送のバッグクラウンドで、一つ前の分割プログラムをＥＥＰＲＯＭ３０に書き込むことができる。
したがって、光トランシーバ１００に搭載されるＤＳＰ２０が実行する信号処理プログラムを複数に分割した分割プログラムを、ホスト装置２００からＥＥＰＲＯＭ３０に高速に書き込むことができる。例えば、ＥＥＰＲＯＭ３０に保持された信号処理プログラムを更新する場合にも、光トランシーバの停止時間を最小限にすることができる。
また、Ｉ２Ｃインタフェース１２による転送時間（約５８００μｓ）は、ＳＰＩインタフェース１４による転送時間とＥＥＰＲＯＭ３０のメモリセルの書き込み時間の和（約３２６０μｓ）より長い。このため、ホスト装置２００から転送される分割プログラム（２）の内部ＲＡＭ１６への転送が完了した時点で、分割プログラム（１）のＥＥＰＲＯＭ３０のメモリセルへの書き込みは完了している。
ここで、本実施形態の光トランシーバ１００（図１）において、信号処理プログラムをＥＥＰＲＯＭ３０に書き込むにかかる時間について検討する。Ｉ２Ｃインタフェース１２で分割プログラムを一つ転送するのに必要な時間をｔａとする。時間ｔａは、例えば、５８００μｓである。ＳＰＩインタフェース１４で分割プログラムを一つ転送するのに必要な時間をｔｂとする。時間ｔｂは、例えば、２６０μｓである。ＥＥＰＲＯＭ３０に分割プログラムを一つプログラムするのに必要な時間をｔｃとする。時間ｔｃは、例えば、３０００μｓである。ホスト装置２００がＩ２Ｃインタフェース１２を用いてステータスチェックするのに必要な時間をｔｄとする。時間ｔｄは、例えば、１０００μｓである。分割プログラムの数をＮとする。分割プログラムの数Ｎは、例えば、１０２４個である。
本実施形態の光トランシーバ１００では、ホスト装置２００から光トランシーバ１００へＩ２Ｃインタフェース１２を用いて分割プログラムを転送する際に、並行してＥＥＰＲＯＭ３０への分割プログラムの書き込みを行う。したがって、ホスト装置２００から光トランシーバ１００へＩ２Ｃインタフェース１２を用いて分割プログラムを転送するのにかかる時間とほぼ等しい時間で、ホスト装置２００から信号処理プログラムを転送して、ＥＥＰＲＯＭ３０に書き込むことができる。すなわち、本実施形態の光トランシーバ１００では、ホスト装置２００から信号処理プログラムを転送して、ＥＥＰＲＯＭ３０に書き込むのに必要な時間は、ｔａ×Ｎである。
一方、比較例として、Ｉ２Ｃインタフェース１２での転送、ＳＰＩインタフェース１４での転送、ＥＥＰＲＯＭ３０への書き込みを順次行った場合について説明する。ここでは、ＥＥＰＲＯＭ３０への書き込みの完了を確認するために、ホスト装置２００がＩ２Ｃインタフェース１２を用いて１回ステータスチェックするとする。すると、比較例では、ホスト装置２００から信号処理プログラムを転送して、ＥＥＰＲＯＭ３０に書き込むのに少なくとも必要な時間は、（ｔａ＋ｔｂ＋ｔｃ＋ｔｄ）×Ｎである。なお、ステータスチェックを行うとステータスチェックが複数回行われる場合もあるが、ここではステータスチェックは１回のみとして検討した。
以上の検討結果からすると、本実施形態の光トランシーバ１００は、比較例に対して、約６０％（＝ｔａ／（ｔａ＋ｔｂ＋ｔｃ＋ｔｄ）×１００）の処理時間で処理を行うことができる。さらに、比較例において複数回ステータスチェックが行われることを想定すると、本実施形態の光トランシーバ１００は、比較例に対してより少ない処理時間で処理を行うことができる。
以上、本実施形態では、Ｉ２Ｃインタフェース１２よりデータ転送レートが高いＳＰＩインタフェース１４を使用して、分割プログラムを内部ＲＡＭ１６からＥＥＰＲＯＭ３０に転送する。このため、ホスト装置２００から内部ＲＡＭ１６への分割プログラムの転送を、内部ＲＡＭ１６からＥＥＰＲＯＭ３０に転送された分割プログラムのＥＥＰＲＯＭ３０への書き込みと並列に実行することができる。換言すれば、次の分割プログラムの内部ＲＡＭ１６への転送のバッグクラウンドで、内部ＲＡＭ１６に格納済みの分割プログラムをＥＥＰＲＯＭ３０に書き込むことができる。
これにより、信号処理プログラムを複数に分割した分割プログラムをホスト装置２００からＥＥＰＲＯＭ３０のメモリセルに順次書き込む場合に、信号処理プログラムがＥＥＰＲＯＭ３０に書き込まれるまでの時間を従来に比べて短縮することができる。すなわち、光トランシーバ１００に搭載されるＤＳＰが実行する信号処理プログラムを複数に分割した分割プログラムを、ホスト装置２００からＥＥＰＲＯＭ３０に高速に書き込むことができる。例えば、ＥＥＰＲＯＭ３０に保持された信号処理プログラムを更新する場合にも、光トランシーバ１００の停止時間を最小限にすることができる。
以上、本開示の実施形態などについて説明したが、本開示は上記実施形態などに限定されない。特許請求の範囲に記載された範囲内において、各種の変更、修正、置換、付加、削除、および組み合わせが可能である。それらについても当然に本開示の技術的範囲に属する。
例えば、分割プログラムはアドレスの下位または上位から順番に送ってもよいし、アドレスの順番と異なる順番で送ってもよい。なお、分割プログラムをアドレスの順番と異なる順番で送る場合は、分割プログラムと一緒に当該分割プログラムのアドレスに関連する情報（例えば、アドレスそのものでもよいし、順番を示す番号でもよい）を送ってもよい。
１０ ＣＰＵ
１１ ＣＰＵコア
１２ Ｉ２Ｃインタフェース
１３ ＤＭＡＣ
１４ ＳＰＩインタフェース
１５ アービタ
１６ 内部ＲＡＭ
１８ メモリバス
２０ ＤＳＰ
３０ ＥＥＰＲＯＭ
４０ 光電変換部
４２ レーザダイオード（ＬＤ）ドライバ
４４ レーザダイオード（ＬＤ）
４６ サーモエレクトリッククーラー（ＴＥＣ）
５２ アバランシェフォトダイオード（ＡＰＤ）
５４ バイアス供給部
５６ トランスインピーダンスアンプ（ＴＩＡ）
１００ 光トランシーバ
２００ ホスト装置
ＷＲ 書き込み要求コマンド

Claims (10)

  1. ホスト装置とシリアル通信バスを介して通信可能な光トランシーバであって、
    電気信号を処理する信号処理部と、
    前記電気信号と光信号とを相互に変換する光電変換部と、
    第１領域を含む第１メモリと、
    前記信号処理部が実行する制御プログラムが格納され、前記信号処理部によりアクセスされる不揮発性の第２メモリと、
    前記シリアル通信バスのデータ転送レートより高いデータ伝送レートを有する内部シリアル通信バスと、
    前記シリアル通信バスを介して前記ホスト装置から受信した分割プログラムを前記第１領域に格納し、前記第１領域に記憶された前記分割プログラムを、前記内部シリアル通信バスを介して前記第２メモリに転送する転送部と、
    を有し、
    前記転送部は、前記第２メモリが前記転送部によって転送された前記分割プログラムを前記第２メモリのメモリセルに書き込む動作を完了する前に、前記第１領域に格納された前記分割プログラムのうち前記第２メモリに転送された部分を格納している前記第１領域の転送済領域へ前記分割プログラムとは異なる別の分割プログラムの格納を開始する、
    光トランシーバ。
  2. 前記転送部は、前記内部シリアル通信バスを介した前記第２メモリへの前記分割プログラムの転送が完了する前に、前記転送済領域へ前記別の分割プログラムの格納を開始する、
    請求項１に記載の光トランシーバ。
  3. 前記分割プログラムおよび前記別の分割プログラムは、前記制御プログラムから分割したプログラムである、
    請求項１または請求項２に記載の光トランシーバ。
  4. 前記第１メモリは、前記第２メモリを制御する制御命令が格納される第２領域を有し、
    前記第１領域は、前記第２領域に連続して設けられる、
    請求項１から請求項３のいずれか一項に記載の光トランシーバ。
  5. 前記第２メモリは、前記制御命令の一つである書き込み命令と前記書き込み命令に続く前記分割プログラムを受信したことに基づいて、前記書き込み命令に続く前記分割プログラムを前記メモリセルに書き込み、
    前記転送部は、前記第２領域に格納された前記書き込み命令と、前記第１領域に格納された前記分割プログラムとを前記第２メモリに連続して転送する、
    請求項４に記載の光トランシーバ。
  6. 前記分割プログラムの前記第１メモリへの格納に要する時間は、前記第１メモリに格納された前記分割プログラムの前記第２メモリへの転送時間と前記分割プログラムの前記メモリセルへの書き込み時間の和より長い、
    請求項１から請求項５のいずれ１項に記載の光トランシーバ。
  7. 前記信号処理部および前記光電変換部の制御を行い、前記転送部を有するプロセッサをさらに有し、
    前記転送部は、前記プロセッサが実行する転送制御プログラムにより前記分割プログラムの転送を行う、
    請求項１から請求項６のいずれか１項に記載の光トランシーバ。
  8. 前記プロセッサは、ダイレクトメモリアクセスコントローラを有し、
    前記ダイレクトメモリアクセスコントローラは、前記転送制御プログラムによる指示に基づいて、前記第１領域に格納された前記分割プログラムを、前記内部シリアル通信バスを介して前記第２メモリに転送する、
    請求項７に記載の光トランシーバ。
  9. 前記プロセッサは、内部に前記第１メモリを有する、
    請求項７または請求項８に記載の光トランシーバ。
  10. ホスト装置とシリアル通信バスを介して通信可能であり、電気信号を処理する信号処理部と、前記電気信号と光信号とを相互に変換する光電変換部と、第１領域を含む第１メモリと、前記信号処理部が実行する制御プログラムが格納され、前記信号処理部によりアクセスされる不揮発性の第２メモリと、前記シリアル通信バスのデータ転送レートより高いデータ伝送レートを有する内部シリアル通信バスと、を有する光トランシーバの制御方法であって、
    前記シリアル通信バスを介して前記ホスト装置から受信した分割プログラムを前記第１領域に格納する工程と、
    前記第１領域に記憶された前記分割プログラムを、前記内部シリアル通信バスを介して前記第２メモリに転送する工程と、を有し、
    前記第１領域に格納する工程において、前記第２メモリが転送された前記分割プログラムを前記第２メモリのメモリセルに書き込む動作を完了する前に、前記第１領域に格納された前記分割プログラムのうち前記第２メモリに転送された部分を格納している前記第１領域の転送済領域へ前記分割プログラムとは異なる別の分割プログラムの格納を開始する、
    光トランシーバの制御方法。
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