RU2009149330A - Регулируемое входное приемное устройство для высокоскоростного интерфейса с низким уровнем мощности - Google Patents
Регулируемое входное приемное устройство для высокоскоростного интерфейса с низким уровнем мощности Download PDFInfo
- Publication number
- RU2009149330A RU2009149330A RU2009149330/09A RU2009149330A RU2009149330A RU 2009149330 A RU2009149330 A RU 2009149330A RU 2009149330/09 A RU2009149330/09 A RU 2009149330/09A RU 2009149330 A RU2009149330 A RU 2009149330A RU 2009149330 A RU2009149330 A RU 2009149330A
- Authority
- RU
- Russia
- Prior art keywords
- logical
- logical threshold
- source
- mos
- drain
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Abstract
1. Входное приемное устройство с разрешением по логическому порогу переменного диапазона, при этом устройство содержит: ! - логический затвор; ! - конфигурацию логического порога, соединенную параллельно с логическим затвором и выполненную с возможностью принимать переменное значение логического порога и конфигурировать логическое устройство для значения логического порога; и ! - вспомогательное устройство, выполненное с возможностью принимать переменное значение логического порога и выполненное с возможностью предоставления тракта тока смещения логическому затвору, отличного от тракта тока смещения, предоставляемого логическому затвору посредством конфигурации логического порога. ! 2. Устройство по п.1, дополнительно содержащее детектор логического порога, выполненный с возможностью принимать значение логического порога и предоставлять тракт тока дополнительного смещения логическому затвору на основе переменного значения логического порога. ! 3. Устройство по п.2, в котором детектор логического порога содержит: ! - n-МОП-FET, имеющий затвор, выполненный с возможностью принимать значение логического порога; ! - p-МОП-FET с повышением напряжения, имеющий затвор, общий для стока и истока, соединенный с источником напряжения, и в котором сток соединяется со стоком n-МОП-FET. ! 4. Устройство по п.1, дополнительно содержащее разрешающее устройство, выполненное с возможностью принимать сигнал управления разрешением и выполненное с возможностью выборочно запрещать протекание тока смещения через логическое устройство на основе состояния сигнала управления разрешением. ! 5. Устройство по п.1, в котором логическое ус
Claims (28)
1. Входное приемное устройство с разрешением по логическому порогу переменного диапазона, при этом устройство содержит:
- логический затвор;
- конфигурацию логического порога, соединенную параллельно с логическим затвором и выполненную с возможностью принимать переменное значение логического порога и конфигурировать логическое устройство для значения логического порога; и
- вспомогательное устройство, выполненное с возможностью принимать переменное значение логического порога и выполненное с возможностью предоставления тракта тока смещения логическому затвору, отличного от тракта тока смещения, предоставляемого логическому затвору посредством конфигурации логического порога.
2. Устройство по п.1, дополнительно содержащее детектор логического порога, выполненный с возможностью принимать значение логического порога и предоставлять тракт тока дополнительного смещения логическому затвору на основе переменного значения логического порога.
3. Устройство по п.2, в котором детектор логического порога содержит:
- n-МОП-FET, имеющий затвор, выполненный с возможностью принимать значение логического порога;
- p-МОП-FET с повышением напряжения, имеющий затвор, общий для стока и истока, соединенный с источником напряжения, и в котором сток соединяется со стоком n-МОП-FET.
4. Устройство по п.1, дополнительно содержащее разрешающее устройство, выполненное с возможностью принимать сигнал управления разрешением и выполненное с возможностью выборочно запрещать протекание тока смещения через логическое устройство на основе состояния сигнала управления разрешением.
5. Устройство по п.1, в котором логическое устройство содержит КМОП-инвертор.
6. Устройство по п.5, в котором конфигурация логического порога содержит:
- КМОП-пару Vref, имеющую исток p-МОП Vref, общий с истоком p-МОП КМОП-инвертора;
- исток n-МОП Vref, общий с истоком n-МОП КМОП-инвертора;
- p-МОП-FET с повышением напряжения, имеющий затвор, соединенный с общим стоком КМОП-пары Vref, и соединенный так, чтобы повышать напряжение на выводе общего истока p-МОП; и
- FET CMOS с понижением напряжения, имеющий затвор, соединенный с общим стоком КМОП-пары Vref, и соединенный так, чтобы понижать напряжение на выводе общего истока n-МОП.
7. Устройство по п.5, в котором вспомогательное устройство содержит вспомогательный p-МОП-FET, имеющий затвор, соединенный со значением логического порога, и выполненный с возможностью повышать напряжение на выводе истока p-МОП-FET КМОП-пары.
8. Устройство по п.5, в котором вспомогательное устройство содержит вспомогательный n-МОП-FET, имеющий затвор, соединенный со значением логического порога, и выполненный с возможностью понижать напряжение на выводе истока n-МОП-FET КМОП-пары.
9. Устройство по п.5, дополнительно содержащее детектор логического порога, выполненный с возможностью принимать значение логического порога и предоставлять тракт тока дополнительного смещения в логическое устройство на основе значения логического порога.
10. Устройство по п.1, в котором логическое устройство содержит n-МОП-инвертор.
11. Устройство по п.10, в котором конфигурация логического порога содержит:
- n-МОП-FET Vref, имеющий затвор, выполненный с возможностью принимать значение логического порога и имеющий исток, общий с истоком n-МОП-инвертора;
- первый p-МОП-FET с повышением напряжения с истоком, соединенным с Vdd, и стоком, соединенным со стоком n-МОП-инвертора;
- второй p-МОП-FET с повышением напряжения с истоком, соединенным с Vdd, с выводом стока, соединенным со стоком n-МОП-FET Vref.
12. Устройство по п.11, в котором первый p-МОП-FET с повышением напряжения имеет затвор, соединенный со стоком n-МОП-FET Vref.
13. Устройство по п.11, в котором первый p-МОП-FET с повышением напряжения имеет затвор, соединенный со стоком n-МОП-инвертора.
14. Устройство по п.11, в котором второй p-МОП-FET с повышением напряжения имеет затвор, соединенный со стоком n-МОП-FET Vref.
15. Устройство по п.11, в котором второй p-МОП-FET с повышением напряжения имеет затвор, соединенный со стоком n-МОП-инвертора.
16. Интегральная схема, имеющая входное приемное устройство с разрешением по логическому порогу переменного диапазона по п.1.
17. Входное приемное устройство с разрешением по логическому порогу переменного диапазона, при этом устройство содержит:
- КМОП-инвертор;
- p-МОП-FET Vref, имеющий исток, общий с истоком p-МОП КМОП-инвертора;
- n-МОП-FET Vref, имеющий сток, общий со стоком p-МОП-FET Vref, исток, общий с истоком p-МОП-FET Vref, и выполненный с возможностью принимать значение логического порога, и исток, общий с истоком n-МОП КМОП-инвертора;
- p-МОП-FET с повышением напряжения, имеющий затвор, соединенный с общим истоком КМОП-пары Vref, чтобы формировать вывод общего истока, и соединенный так, чтобы повышать напряжение на выводе общего истока;
- FET CMOS с понижением напряжения, имеющий затвор, соединенный с общим стоком КМОП-пары Vref, и соединенный так, чтобы понижать напряжение на выводе общего истока n-МОП; и
- вспомогательный p-МОП-FET, имеющий затвор, выполненный с возможностью принимать значение логического порога, и выполненный с возможностью повышать напряжение на выводе общего истока.
18. Устройство по п.17, дополнительно содержащее разрешающее устройство, выполненное с возможностью принимать сигнал управления разрешением и выполненное с возможностью выборочно запрещать протекание тока смещения через КМОП-инвертор на основе состояния сигнала управления разрешением.
19. Устройство по п.17, дополнительно содержащее детектор логического порога, выполненный с возможностью принимать значение логического порога и предоставлять тракт тока дополнительного смещения в КМОП-инвертор на основе значения логического порога.
20. Устройство по п.19, в котором детектор логического порога содержит:
- n-МОП-FET, имеющий затвор, выполненный с возможностью принимать значение логического порога, и исток, соединенный с землей;
- p-МОП-FET с повышением напряжения, имеющий затвор, общий для стока и истока, соединенный с источником напряжения, и при этом сток соединяется со стоком n-МОП-FET;
- вспомогательный p-МОП-FET, имеющий исток, соединенный с источником напряжения, сток, соединенный с выходом КМОП-инвертора, и затвор, соединенный со стоком n-МОП-FET.
21. Интегральная схема, имеющая входное приемное устройство с разрешением по логическому порогу переменного диапазона по п.20.
22. Способ конфигурирования логического входного приемного устройства с автоматическим смещением, при этом способ содержит этапы, на которых:
- конфигурируют логическое устройство;
- конфигурируют устройства логического порога, чтобы принимать переменное значение логического порога и конфигурировать логическое устройство на предмет значения логического порога; и
- конфигурируют вспомогательное устройство, чтобы принимать переменное значение логического порога, и конфигурируют с возможностью предоставления тракта тока смещения логическому устройству, отличного от тракта тока смещения, предоставляемого в логическое устройство посредством устройств логического порога.
23. Способ по п.22, дополнительно содержащий этап, на котором конфигурируют детектор логического порога так, чтобы принимать значение логического порога и предоставлять тракт тока дополнительного смещения в логическое устройство на основе значения логического порога.
24. Способ по п.22, в котором конфигурирование логического устройства содержит этап, на котором конфигурируют КМОП-инвертор.
25. Способ по п.24, в котором конфигурирование устройств логического порога содержит этап, на котором конфигурируют КМОП-пару Vref по существу параллельно КМОП-инвертору.
26. Способ по п.24, в котором конфигурирование вспомогательного устройства содержит этап, на котором конфигурируют вспомогательный p-МОП-FET, имеющий затвор, соединенный со значением логического порога, и выполненный с возможностью повышать напряжение на выводе истока p-МОП-FET КМОП-инвертора.
27. Входное приемное устройство с разрешением по логическому порогу переменного диапазона, при этом устройство содержит:
- КМОП-инвертор;
- средство для приема переменного значения логического порога и конфигурирования КМОП-инвертора для значения логического порога; и
- средство для приема переменного значения логического порога и предоставления тракта тока смещения в КМОП-инвертор, отличного от тракта тока смещения, предоставляемого логическому затвору при помощи средства для приема переменного значения логического порога.
28. Устройство по п.27, дополнительно содержащее средство для приема значения логического порога и предоставления тракта тока дополнительного смещения в КМОП-инвертор на основе переменного значения логического порога.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US94122807P | 2007-05-31 | 2007-05-31 | |
| US60/941,228 | 2007-05-31 | ||
| US12/125,760 US8502566B2 (en) | 2007-05-31 | 2008-05-22 | Adjustable input receiver for low power high speed interface |
| US12/125,760 | 2008-05-22 | ||
| PCT/US2008/064968 WO2008150794A1 (en) | 2007-05-31 | 2008-05-28 | Adjustable input receiver for low power high speed interface |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2009149330A true RU2009149330A (ru) | 2011-07-10 |
| RU2468509C2 RU2468509C2 (ru) | 2012-11-27 |
Family
ID=39683717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2009149330/08A RU2468509C2 (ru) | 2007-05-31 | 2008-05-28 | Регулируемое входное приемное устройство для высокоскоростного интерфейса с низким уровнем мощности |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US8502566B2 (ru) |
| EP (1) | EP2156559B1 (ru) |
| JP (1) | JP5384484B2 (ru) |
| KR (1) | KR101123599B1 (ru) |
| CN (1) | CN101682327B (ru) |
| AU (1) | AU2008260248B2 (ru) |
| BR (1) | BRPI0812551A2 (ru) |
| CA (1) | CA2686967C (ru) |
| HK (1) | HK1138951A1 (ru) |
| IL (1) | IL201956A (ru) |
| MX (1) | MX2009012806A (ru) |
| RU (1) | RU2468509C2 (ru) |
| TW (1) | TWI375407B (ru) |
| WO (1) | WO2008150794A1 (ru) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8824235B2 (en) * | 2009-12-30 | 2014-09-02 | Micron Technology, Inc. | Controlling clock input buffers |
| KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
| KR102171262B1 (ko) | 2013-12-26 | 2020-10-28 | 삼성전자 주식회사 | 입력 버퍼와 입력 버퍼를 포함하는 플래쉬 메모리 장치 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1256165A1 (ru) * | 1985-03-20 | 1986-09-07 | Организация П/Я В-8466 | Преобразователь уровней (его варианты) |
| DE4127212A1 (de) | 1991-08-16 | 1993-02-18 | Licentia Gmbh | Schaltungsanordnung zur pegelumsetzung |
| RU2004073C1 (ru) * | 1991-10-28 | 1993-11-30 | Научно-производственный кооператив "Аксон" | Преобразователь уровн напр жени |
| US5687330A (en) | 1993-06-18 | 1997-11-11 | Digital Equipment Corporation | Semiconductor process, power supply and temperature compensated system bus integrated interface architecture with precision receiver |
| US5461330A (en) * | 1993-06-18 | 1995-10-24 | Digital Equipment Corporation | Bus settle time by using previous bus state to condition bus at all receiving locations |
| US5831472A (en) * | 1997-03-31 | 1998-11-03 | Adaptec, Inc. | Integrated circuit design for single ended receiver margin tracking |
| KR100327658B1 (ko) * | 1998-06-29 | 2002-08-13 | 주식회사 하이닉스반도체 | 데이타입력버퍼 |
| GB2340682B (en) | 1998-08-10 | 2003-11-05 | Sgs Thomson Microelectronics | Variable threshold inverter |
| US6169424B1 (en) * | 1998-11-03 | 2001-01-02 | Intel Corporation | Self-biasing sense amplifier |
| US6392453B1 (en) * | 2001-06-20 | 2002-05-21 | Micron Technology, Inc. | Differential input buffer bias circuit |
| US7218151B1 (en) | 2002-06-28 | 2007-05-15 | University Of Rochester | Domino logic with variable threshold voltage keeper |
| JP4346015B2 (ja) | 2003-06-30 | 2009-10-14 | 株式会社リコー | 高速コンパレータおよびそれを用いたｄｃ／ｄｃコンバータ |
| JP4026593B2 (ja) * | 2003-12-25 | 2007-12-26 | セイコーエプソン株式会社 | 受信装置 |
| KR100616501B1 (ko) * | 2004-07-27 | 2006-08-25 | 주식회사 하이닉스반도체 | 리시버 |
| JP2006060689A (ja) | 2004-08-23 | 2006-03-02 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | 信号受信回路及び信号受信方法 |
| JP4538047B2 (ja) * | 2007-12-25 | 2010-09-08 | 三菱電機株式会社 | 電力用素子の故障検出装置 |
-
2008
- 2008-05-22 US US12/125,760 patent/US8502566B2/en active Active
- 2008-05-28 AU AU2008260248A patent/AU2008260248B2/en not_active Ceased
- 2008-05-28 BR BRPI0812551A patent/BRPI0812551A2/pt not_active Application Discontinuation
- 2008-05-28 CA CA2686967A patent/CA2686967C/en not_active Expired - Fee Related
- 2008-05-28 WO PCT/US2008/064968 patent/WO2008150794A1/en active Application Filing
- 2008-05-28 MX MX2009012806A patent/MX2009012806A/es active IP Right Grant
- 2008-05-28 JP JP2010510464A patent/JP5384484B2/ja active Active
- 2008-05-28 CN CN2008800178399A patent/CN101682327B/zh not_active Expired - Fee Related
- 2008-05-28 EP EP08756363.1A patent/EP2156559B1/en not_active Not-in-force
- 2008-05-28 RU RU2009149330/08A patent/RU2468509C2/ru not_active IP Right Cessation
- 2008-05-28 KR KR1020097027567A patent/KR101123599B1/ko active IP Right Grant
- 2008-05-30 TW TW097120379A patent/TWI375407B/zh active
-
2009
- 2009-11-05 IL IL201956A patent/IL201956A/en active IP Right Grant
-
2010
- 2010-06-04 HK HK10105517.1A patent/HK1138951A1/xx unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CA2686967C (en) | 2014-11-18 |
| IL201956A0 (en) | 2010-06-16 |
| IL201956A (en) | 2014-06-30 |
| KR20100018592A (ko) | 2010-02-17 |
| HK1138951A1 (en) | 2010-09-03 |
| TWI375407B (en) | 2012-10-21 |
| US8502566B2 (en) | 2013-08-06 |
| RU2468509C2 (ru) | 2012-11-27 |
| MX2009012806A (es) | 2009-12-15 |
| BRPI0812551A2 (pt) | 2015-09-29 |
| CN101682327B (zh) | 2013-12-25 |
| AU2008260248A1 (en) | 2008-12-11 |
| WO2008150794A1 (en) | 2008-12-11 |
| US20090051391A1 (en) | 2009-02-26 |
| EP2156559B1 (en) | 2015-11-11 |
| TW200908572A (en) | 2009-02-16 |
| KR101123599B1 (ko) | 2012-03-22 |
| CN101682327A (zh) | 2010-03-24 |
| JP2010529747A (ja) | 2010-08-26 |
| AU2008260248B2 (en) | 2011-12-22 |
| EP2156559A1 (en) | 2010-02-24 |
| CA2686967A1 (en) | 2008-12-11 |
| JP5384484B2 (ja) | 2014-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Myny et al. | Unipolar organic transistor circuits made robust by dual-gate technology | |
| US10067000B2 (en) | Inverter and ring oscillator with high temperature sensitivity | |
| US9576679B2 (en) | Multi-stage sample and hold circuit | |
| US6937074B2 (en) | Power-up signal generator in semiconductor device | |
| US7750717B2 (en) | Single supply level shifter circuit for multi-voltage designs, capable of up/down shifting | |
| US20070159218A1 (en) | Digital output driver and input buffer using thin-oxide field effect transistors | |
| US20170149423A1 (en) | Apparatus for detecting variation in transistor threshold voltage | |
| US9800246B2 (en) | Level shifter applicable to low voltage domain to high voltage domain conversion | |
| EP3035335B1 (en) | Differential sensing circuit with dynamic voltage reference for single-ended bit line memory | |
| EP3462274A1 (en) | Semiconductor devices for sensing voltages | |
| US10627847B2 (en) | Bias current circuit operating at high and low voltages | |
| US9673788B2 (en) | Input buffer with selectable hysteresis and speed | |
| US7940091B1 (en) | Bootstrapped switch for sampling voltages beyond the supply voltage | |
| CA2679364A1 (en) | Circuit device and method of controlling a voltage swing | |
| US20140176222A1 (en) | Signal receiver and signal transmission apparatus | |
| RU2009149330A (ru) | Регулируемое входное приемное устройство для высокоскоростного интерфейса с низким уровнем мощности | |
| CN106559054A (zh) | 具有增强的电流吸收能力的运算跨导放大器 | |
| KR101869752B1 (ko) | 반도체 장치 | |
| KR101171679B1 (ko) | 저누설 전력 검출 회로, 검출 시스템 및 검출 방법 | |
| US6930550B1 (en) | Self-biasing differential buffer with transmission-gate bias generator | |
| TWI519074B (zh) | Ｃｍｏｓ輸入緩衝電路 | |
| US9285269B2 (en) | Light receiving circuit | |
| TW200826508A (en) | Track and hold circuit | |
| US6744646B2 (en) | Device and method for converting a low voltage signal into a high voltage signal | |
| US6960946B2 (en) | Low power, up full swing voltage CMOS bus receiver |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20190529 |