KR20100018592A - 저전력 고속 인터페이스를 위한 조정가능한 입력 수신기 - Google Patents

저전력 고속 인터페이스를 위한 조정가능한 입력 수신기 Download PDF

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Abstract

병렬 종단이 없이 레퍼런스 전압 Vref 의 넓은 범위 및 넓은 범위의 주파수 인터페이스를 지원하도록 구성된 의사-차동 입력 수신기가 개시된다. 여기서 개시된 의사-차동 수신기 구현들은 면적, 전력, 및 성능에서 매우 효율적이다. 넓은 주파수 범위의 Vref 조정가능한 입력 수신기가 여기서 개시된다. 수신기는 Vref 모니터링 PMOS 헬퍼 FET 또는 인에이블된 스택된 PMOS 헬퍼 FET 로 구성되어, 수신기가 종래의 CMOS 수신기처럼 Vref = 0 V에서 작동하는 것을 가능하게 할 수 있다. 또한, 수신기는 Vref 모니터링 NMOS 헬퍼 FET 로 구성되어, 병렬 온/오프 다이 종단 임피던스와 출력 드라이버의 임피던스의 비율에 따라, Vref 기반 입력 수신기가 Vref = (0.5 ~ 0.7) Vdd 에서의 트립-포인트 및 바이어스 전류들에 대한 프로그래머빌리티로 작동하는 것을 가능하게 할 수 있다.
Figure P1020097027567
수신기, 전류, FET, CMOS

Description

저전력 고속 인터페이스를 위한 조정가능한 입력 수신기{ADJUSTABLE INPUT RECEIVER FOR LOW POWER HIGH SPEED INTERFACE}
관련 출원들에 대한 상호-참조
본원은, 본원에서 참조에 의해 전체가 병합되는, 2007년 5월 31일 출원된 발명의 명칭이 "ADJUSTABLE INPUT RECEIVER FOR LOW POWER HIGH SPEED INTERFACE" 인 미국 가출원 제 60/941,228 호의 이익을 주장한다.
기술 분야
발명의 분야
본 발명은 집적 반도체 회로들의 분야에 관한 것이다. 특히, 본 발명은 상보성 금속 산화막 반도체 (CMOS) 입력 수신기들 또는 의사-차동 (pseudo-differential) 입력 수신기들과 같은 고속 입력 로직 수신기들의 분야에 관한 것이다.
관련 기술의 설명
일반적으로, 두꺼운 디바이스들을 사용하거나 또는 얇은 디바이스들을 사용하는 도 1에 도시된 바와 같은, 추가적인 레퍼런스 전압 Vref 를 지원하지 않는 것들과 같은 종래의 CMOS 입력 수신기는, 외부 버스 인터페이스 표준들 (EBI1, EBI2) 등에서 정의되는 것들과 같은 저전력 메모리 인터페이스에 대해 200 ㎒ 아래에서 양호하게 작동한다. 200 ㎒ 로부터 533 ㎒ 까지와 같은 더 높은 주파수 동작에 있어서, 도 2에 도시된 바와 같은 Vref-기반 싱글-엔디드 의사-차동 입력 수신기의 수개의 종류들은, 병렬 종단이 없는 공급 전압의 1/2 또는 Vddq-종단을 갖는 70 % 공급 전압과 같은 상이한 Vref 값들과 함께 사용되어 왔다.
저전력 더블 데이터 레이트 (DDR2) 인터페이스를 지원하는 수신기 구현들에 대해 요구되는 바와 같은 광범위한 주파수 및 Vref에 대한 지원을 커버하기 위해서, 간단한 솔루션은 다수의 병렬 입력 수신기들을 구성하고, Vref 값에 기초하여 하나의 수신기만을 턴온하는 것이다. 그러나, 이러한 접근법은 면적 및 전력 면에서 바람직하지 않다. 또한, 다수의 병렬 수신기 구현은 증가된 입력 캐패시턴스 Cin 및 추가된 mux 로 인한 증가된 입력-경로 지연에 기인할 수 있는 성능 열화를 경험한다.
도면의 간단한 설명
도 1은 Vref에 대한 지원이 없는 CMOS 수신기의 예시적인 실시형태의 간략화된 개략도이다.
도 2는 Vref에 대한 지원을 갖는 의사-차동 수신기의 예시적인 실시형태의 간략화된 개략도이다.
도 3은 Vref 조정가능한 자체 바이어싱된 의사-차동 수신기의 예시적인 실시형태의 간략화된 개략도이다.
도 4는 Vref 조정가능한 자체 바이어싱된 의사-차동 수신기의 예시적인 실시형태의 간략화된 개략도이다.
도 5a 내지 도 5f는 다양한 예시적인 수신기 구현들을 비교하는 성능 곡선들 의 간략화된 도면들이다.
도 6은 Vref 조정가능한 자체 바이어싱된 NMOS 의사-차동 수신기의 예시적인 실시형태의 간략화된 개략도이다.
도 7은 Vref 조정가능한 자체 바이어싱된 의사-차동 수신기의 예시적인 실시형태의 간략화된 개략도이다.
도 8a 내지 도 8f는 다양한 예시적인 수신기 구현들을 비교하는 성능 곡선들의 간략화된 도면들이다.
도 9는 자체 바이어싱 의사-차동 수신기의 방법의 예시적인 실시형태의 간략화된 플로루차트이다.
상세한 설명
"예시적인" 이라는 단어는 "예, 실례, 또는 예증으로서 기능하는" 을 의미하기 위해 여기서 사용된다. "예시적인" 으로서 여기서 설명된 임의의 실시형태는 반드시 다른 실시형태들에 비해 바람직하거나 또는 유리한 것으로서 해석될 필요는 없다.
첨부된 도면들과 관련하여 이하 설명되는 상세한 설명은, 본 발명의 예시적인 실시형태들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 유일한 실시형태들을 나타내도록 의도되는 것은 아니다. 설명 전반에 걸쳐 사용되는 "예시적인" 이라는 용어는 "예, 실례, 또는 예증으로서 기능하는" 을 의미하며, 반드시 다른 예시적인 실시형태들에 비해 바람직하거나 또는 유리한 것으로서 해석되지는 않아야 한다. 상세한 설명은 본 발명의 예시적인 실시형태들의 철저한 이해를 제 공하는 목적을 위한 특정 세부사항들을 포함한다. 그러한 특정 세부사항들이 없이도 본 발명의 예시적인 실시형태들이 실시될 수도 있다는 것이 당업자에게 자명할 것이다. 몇몇 예들에서, 여기서 제시되는 예시적인 실시형태들의 신규성을 모호하게 하는 것을 회피하기 위해, 공지의 구조들 및 디바이스들은 블록도 형태로 도시된다.
넓은-주파수-범위의 Vref-조정가능한 입력 수신기의 하나의 구성만을 갖는 것이 바람직하다. 수신기 구성은, 넓은 주파수 범위 및 Vref 값들의 넓은 범위에 걸쳐 동작하도록 이루어질 수 있다. 수신기의 성능은 다이 (die) 면적 및 전력 소모에 최소의 영향들만을 미치는 변화들로 쉽게 조정될 수 있다.
도 1은 Vref 가 없는 종래의 CMOS 수신기 (100) 의 예시적인 실시형태의 간략화된 개략도이다. 도 1의 종래의 CMOS 수신기 (100) 는 종래의 두꺼운 디바이스들 또는 얇은 디바이스들을 사용하여 구현될 수 있다.
종래의 CMOS 수신기 (100) 는, NMOS FET (114) 상에 스택 (stack) 된 PMOS FET (112) 를 포함하는 CMOS 인버터로서 구성된 종래의 상보형 FET 쌍을 포함한다. PMOS FET (112) 의 소스는 Vdd 에 커플링되고 드레인은 CMOS 인버터의 출력으로서 동작하는 NMOS FET (114) 의 드레인에 공통이다. PMOS FET (112) 의 게이트는 NMOS FET (114) 의 게이트에 공통이고 CMOS 수신기 (100) 로의 입력으로서 기능한다.
NMOS FET (114) 의 소스는 Vss, 또는 선택적으로 NMOS 인에이블 (enable) FET (124) 의 드레인 접속부에 커플링될 수 있다. NMOS 인에이블 FET (124) 의 소스는 Vss 에 커플링되고 게이트는 인에이블 제어 신호를 수신한다. 유사하게, PMOS 인에이블 FET (122) 는 인버터가 인에이블되지 않은 경우에 CMOS 인버터의 출력을 풀업 (pull up) 하도록 구성될 수 있다. PMOS 인에이블 FET (122) 의 소스는 Vdd 에 커플링되고 드레인은 CMOS 인버터의 출력에 커플링된다. PMOS 인에이블 FET (122) 의 게이트는 인에이블 제어 신호를 수신하도록 구성된다.
도 1의 종래의 CMOS 수신기 (100) 는 Vref 입력을 지원하지 않는다. 가변의 Vref 값을 지원하지 않는 것은 종래의 CMOS 수신기 (100) 가 Vref-레벨에 정렬된 작은 스윙 (swing) 입력으로 더 높은 주파수들에서 동작하는데 있어서 덜 바람직하게 한다. Vref 값은 공칭 로직 임계라 간주될 수 있으며, 로우로부터 하이로 또는 하이로부터 로우로의 로직 천이들은 수신기가 Vref 를 지원하는 경우에 종종 Vref 값의 항으로 특정된다. 외부적으로 제어가능한 Vref 값에 대한 지원은, CMOS 수신기 (100) 에 의해 사용되는 정확하게 동일한 공급 전압에서 동작하지 않을 수도 있는 버스 또는 디바이스를 보상하거나 또는 그렇지 않으면 그 버스 또는 디바이스와 인터페이스하는데 바람직할 수도 있거나, 또는 그렇지 않으면 전기적인 버스 또는 인터페이스의 영향들을 보상하는데 바람직할 수도 있다. 실제로, 몇몇 메모리 인터페이스 표준들은 Vref 에 대한 값들의 범위를 명시한다.
도 2의 예시적인 의사-차동 수신기 (200) 실시형태는 Vref 값을 수용하기 위한 대책 (provision) 들을 포함한다. 도 2의 예시적인 의사-차동 수신기 (200) 실시형태는 도 1의 예시적인 실시형태에서 설명된 동일한 CMOS 인버터에 기초할 수 있다. PMOS FET (112) 는 NMOS FET (114) 상에 스택되며, 2 개의 FET들은 인버 터 입력으로서 공통 게이트 접속부를 공유한다.
Vref CMOS 쌍은 CMOS 인버터와 실질적으로 병렬로 배치된다. 병렬 구성은, Vref CMOS 쌍 및 CMOS 인버터에 대한 입력 전류 접속부들이 출력 전류 접속부들과 마찬가지로 공통이도록, 전기적으로 병렬로 접속되는 것을 지칭한다.
Vref 값은 Vref CMOS 쌍으로 입력을 보낸다. Vref 값이 집적 회로 내부에서도 생성될 수도 있지만, 통상적으로 Vref 값은 외부 인터페이스로부터 집적 회로로 수신된다. 통상적으로, Vref 값은 로직 임계, 세트포인트, 또는 트립 (trip) 포인트를 표현한다. 로직 임계의 값은, 입력 수신기와 동일한 전압 공급 상에서 동작하지 않을 수도 있는 다양한 디바이스들과의 인터페이스를 수용하도록 조정될 수도 있다. Vref CMOS 쌍은 NMOS Vref FET (214) 상에 스택된 PMOS Vref FET (212) 를 포함한다. PMOS Vref FET (212) 및 NMOS Vref FET (214) 는, 레퍼런스 전압, Vref 를 수신하도록 구성된 공통 게이트 접속부들을 갖는다.
PMOS Vref FET (212) 의 소스 접속부는 CMOS 인버터의 PMOS FET (112) 의 소스에 공통이다. 공통 소스 접속부들은 풀업 PMOS FET (222) 의 드레인에 커플링된다. 풀업 PMOS FET (222) 의 소스는 Vdd 에 커플링되고, 게이트는 Vref CMOS 쌍의 공통 드레인 접속부들에 커플링된다.
NMOS Vref FET (214) 의 소스 접속부는 CMOS 인버터의 NMOS FET (114) 의 소스에 공통이다. 풀다운 (pull down) NMOS FET (224) 는 공통 소스 접속부들에 접속된 드레인을 갖고, Vss 또는 선택적으로 NMOS 인에이블 FET (124) 의 드레인에 접속된 소스를 갖는다. 풀다운 NMOS FET (224) 의 게이트는 Vref CMOS 쌍의 공 통 드레인 접속부에 커플링된다.
풀업 PMOS FET (222) 및 풀다운 NMOS FET (224) 와 공동으로 Vref CMOS 쌍은, CMOS 인버터의 트립 포인트 또는 로직 임계를 제어하도록 동작하고, Vref 값에 대한 입력 전압의 관계에 기초하여 CMOS 인버터를 통한 바이어스 전류를 제어한다. 그러나, 종래의 Vref-기반 의사-차동 수신기 (200) 는, 특히 Vref 가 Vss 또는 Vdd 에 근접한 경우에, Vref 의 넓은-범위에 걸친 고성능 동작을 충족시키도록 항상 양호하게 바이어싱될 수 없다.
Vref 값들의 범위를 해소하기 위한 종래의 접근법은, 다수의 입력 수신기들을 병렬로 생성하고 Vref 동작 값에 기초하여 입력 수신기를 선택하는 것이다. 다수의 입력 수신기들을 구성하고 Vref 의 값에 기초하여 입력 수신기들 중 하나를 선택하는 것은, 넓은 입력 주파수 범위 및 Vref 범위에 대한 지원을 제공하는 비효율적인 방식이다. 여기서 개시되는 CMOS 입력 수신기들 및 방법들은, 입력 주파수들의 넓은 범위 및 Vref 값들의 넓은 범위를 지원하도록 구성가능한 단일 입력 수신기 구현을 이용하는 더 효율적인 솔루션을 구현한다.
도 3은 Vref 조정가능한 자체 바이어싱된 의사-차동 입력 수신기 (300) 의 간략화된 개략도이다. 자체 바이어싱된 의사-차동 입력 수신기 (300) 는, CMOS 수신기 (300) 의 액티브 CMOS 로직 쌍과 병렬인 CMOS 쌍에 대한 Vref 값을 수용하기 위한 대책들을 포함한다. 그러나, 도 2의 Vref 기반 의사-차동 수신기의 예시적인 실시형태와 다르게, 자체 바이어싱된 의사-차동 수신기 (300) 는, 액티브 CMOS 쌍 내의 PMOS FET (302) 의 소스를 풀업하는 인에이블된 스택된 PMOS 헬퍼 (helper) 로서 다르게 구성된 헬퍼 PMOS FET (310) 를 더 포함한다. 헬퍼 PMOS FET (310) 는, Vdd 에 커플링된 자신의 소스, 및 Vref PMOS FET (212) 의 소스와 또한 공통인 액티브 CMOS 로직 쌍 내의 PMOS FET (112) 의 소스에 커플링된 자신의 드레인을 갖는다. 따라서, 자체 바이어싱된 의사-차동 입력 수신기 (300) 는, 전류 헬퍼 FET 또는 Ibias 헬퍼 FET 라 다르게 지칭될 수 있는 헬퍼 PMOS FET (310) 가 추가된 도 2의 CMOS 수신기의 예시적인 실시형태와 실질적으로 동일하게 구성될 수 있다.
헬퍼 PMOS FET (310) 의 소스는, Vdd, 및 CMOS 로직 쌍 내의 PMOS FET (112) 의 소스에 커플링된 자신의 드레인에 커플링된다. 헬퍼 PMOS FET (310) 의 게이트는 Vref 값을 수신한다. 따라서, 헬퍼 PMOS FET (310) 는 Vref 라인을 효과적으로 모니터링하고 CMOS 인버터에 대한 Ibias 전류를 위한 경로를 제공한다. 헬퍼 PMOS FET (310) 의 추가는, 의사-차동 수신기 (300) 로 하여금 Vref 가 0 볼트이거나 또는 0 볼트 근처인 경우에 실질적으로 종래의 CMOS 수신기처럼 동작하도록 허가한다. 또한, 도 3의 CMOS 수신기 (300) 의 예시적인 실시형태는, 도 3의 CMOS 수신기가 0 이 아닌 Vref 값들로 동작할 수 있기 때문에, 도 1의 종래의 CMOS 수신기의 성능보다 더 우수한 성능을 나타낸다.
Vref-인에이블된 의사-차동 수신기에 대한 PMOS FET (310) 의 추가는, Vref 가 대략 0.5 Vdd 인 조건들 하에서, 의사-차동 수신기 (300) 로 하여금, 도 2의 수신기의 예시적인 실시형태와 같은 Vref-인에이블된 의사-차동 수신기에 필적하게 수행하도록 허가한다. 따라서, 도 3의 의사-차동 수신기 (300) 의 구성은 대략 Vss 로부터 50 % Vdd 까지의 Vref 의 범위에 걸쳐 동작할 수 있다.
도 4는 의사-차동 입력 수신기 (400) 의 다른 예시적인 실시형태를 예시한다. 도 4의 입력 수신기의 예시적인 실시형태, 뿐만 아니라 다른 도면들에서 예시된 예시적인 실시형태들은 두꺼운 디바이스들 뿐만 아니라 얇은 디바이스들을 사용하여 구성될 수도 있다. 도 4의 의사-차동 수신기 (400) 의 예시적인 실시형태는 도 3에 예시된 의사-차동 입력 수신기의 예시적인 실시형태와 유사하게 구성된다. 의사-차동 입력 수신기 (400) 는 도 3의 예시적인 실시형태에서 예시된 헬퍼 PMOS FET (310) 를 포함하고, 또한 NMOS 헬퍼 구성 (420) 을 포함한다.
NMOS 헬퍼 구성 (420) 은, Vref-기반 CMOS 수신기 (400) 가 Vref = (0.5 ~ 0.7) Vdd 의 범위에 걸쳐 트립-포인트 및 바이어스 전류들에 대한 프로그래머빌리티 (programmability) 로 작동하도록 허가한다. 따라서, NMOS 헬퍼 구성 (420) 이 헬퍼 PMOS FET (310) 와 공동으로 사용되는 경우에, CMOS 수신기 (400) 는 대략 Vss 로부터 Vdd 의 70 %까지 퍼져 있는 Vref 값들의 범위에 걸쳐 동작할 수 있다.
NMOS 헬퍼 구성 (420) 은 2 개의 NMOS FET들 (422 및 424) 의 스택된 구성을 포함한다. 헬퍼 NMOS FET (422) 는 인에이블 NMOS FET (424) 를 갖는 스택된 구성으로 구현된다. 스택된 구성에서, 헬퍼 NMOS FET (422) 의 소스는, 인에이블 NMOS FET (424) 가 스위치 오프되는 경우에 헬퍼 NMOS FET (422) 를 통한 전류 흐름이 금지되도록, 인에이블 NMOS FET (424) 의 드레인에 직렬 접속으로 접속된다.
인에이블 NMOS FET (424) 의 게이트는 인터페이스 인에이블 제어 신호와 같 은 인에이블 제어 신호를 수신하도록 구성된다. 헬퍼 NMOS FET (422) 의 게이트는 Vref 값을 수신하도록 구성되고, 따라서 Vref 전압의 값에 부분적으로 기초하여 CMOS 인버터를 통한 전류를 추가적으로 조절하도록 동작한다.
또한, 의사-차동 입력 수신기 (400) 는 액티브 입력 종단 (430) 을 포함할 수도 있다. CMOS 수신기 (400) 의 성능은, 병렬 온/오프-다이 종단 임피던스에 대한 출력 드라이버의 임피던스의 비율에 기초하여 조정될 수도 있다. 도 4의 수신기 (400) 의 예시적인 실시형태의 입력이 CMOS 수신기 (400) 로의 입력에서 액티브 Vccq 종단 (430) 을 갖는 것으로 예시되어 있지만, 그러한 종단이 항상 필요한 것은 아니고 다른 구성들에서 종단이 생략될 수도 있다.
도 5a 내지 도 5f는 다양한 수신기의 예시적인 실시형태들을 비교하는 성능 곡선들의 간략화된 도면들이다. 도 5a는 Vref 가 0 V로 설정된 경우의 도 1 내지 도 4에서 예시된 수신기의 예시적인 실시형태들에 대한 Vin 에 대한 바이어스 전류들을 예시한다. Vref 값이 0 볼트로 설정되기 때문에, 도 2의 예시적인 실시형태에서의 바이어스 전류는 실질적으로 제한된다.
도 5b는 Vref 가 0 V로 설정된 수신기의 예시적인 실시형태들에 대한 Vin 에 대한 Vout 의 대응하는 전압 전달 함수를 예시한다. 도 5b의 전압 전달 함수에서 보이는 바와 같이, 도 2의 종래의 Vref 인에이블된 의사-차동 수신기 (200) 의 예시적인 실시형태는 Vref 값이 0 근처인 경우에 불량하게 수행한다.
도 5c는 Vref 가 Vref 값을 지원하는 예시적인 실시형태들에 대해 대략 Vdd 의 1/2 로 설정되는 경우의 도 1 내지 도 4에서 예시된 수신기의 예시적인 실시형 태들에 대한 Vin 에 대한 바이어스 전류들을 예시한다. 보이는 바와 같이, 헬퍼 FET들의 추가는 입력 수신기를 통해 흐르는 안정 상태 바이어스 전류인 전류의 양을 증가시킨다.
도 5d는 Vref = (0.5) Vdd 인 수신기의 예시적인 실시형태들에 대한 Vin 에 대한 Vout 의 대응하는 전압 전달 함수를 예시한다. 도 5a 내지 도 5f의 성능 곡선들의 기초를 형성하는 수신기들은 1.2 V의 Vdd 를 이용한다. 따라서, 도 5b 및 도 5c에서의 Vref 값은 대략 0.6 V에 대응한다. 로직 임계가 실질적으로 표준 구성을 표현하기 때문에, 예시적인 실시형태들의 각각은 추정되는 바와 같이 만족스럽게 수행한다.
도 5e는 Vref 가 Vref 값을 지원하는 예시적인 실시형태들에 대해 Vdd 값의 1/2 보다 더 크게 설정되는 경우의 도 1 내지 도 4에서 예시된 수신기의 예시적인 실시형태들에 대한 Vin 에 대한 바이어스 전류들을 예시한다.
도 5f는 대략 0.58 Vdd 에 대응하는, Vref = 0.7 V인 수신기의 예시적인 실시형태들에 대한 Vin 에 대한 Vout 의 대응하는 전압 전달 함수를 예시한다. Vref 의 이 레벨은 Vref 입력을 수용하더라도 종래의 입력 수신기에 의해 종래에 지원되는 레벨보다 더 클 수도 있다.
도 5e 및 도 5f의 성능 곡선들에 의해 보이는 바와 같이, Vref 값을 지원하지 않는 도 1의 CMOS 수신기의 예시적인 실시형태는 전압 전달 함수의 로직 임계 또는 세트포인트를 조정하는 것을 가능하게 하는데 실패한다. 도 2 내지 도 4의 CMOS 입력 예시적인 수신기의 실시형태들은 Vref 값의 증가를 근접하게 추적한 다. 그러나, 도 5f의 전압 전달 함수 곡선들에서 보이는 바와 같이, 도 2 및 도 3의 예시적인 의사-차동 입력 수신기의 실시형태들은 증가된 Vref 값을 지원할 수 있지만, 로우 로직 상태를 출력하는 경우에 접지 근처로 풀다운하지 않는다. 헬퍼 NMOS 구성을 갖는 도 4의 CMOS 입력 수신기는, 입력이 하이인 경우에 출력 전압이 0 볼트에 더 근접하게 풀링 (pull) 하는 것을 가능하게 한다.
Vref 구현들은 의사-차동 입력 수신기와의 사용에 제한되지 않고, 다른 구성들에 기초한 다른 입력 수신기들에 적용가능할 수도 있다. 도 6은 Vref 조정가능한 NMOS 수신기 (600) 의 예시적인 실시형태의 간략화된 개략도이다.
제 1 NMOS FET (614) 는 로직 게이트로서 구성된다. 제 1 NMOS FET (614) 의 게이트는 입력 전압을 수신하도록 구성된다. 제 1 NMOS FET (614) 의 소스는 인에이블 NMOS FET (624) 의 드레인에 커플링된다. 인에이블 NMOS FET (624) 의 소스는 Vss 또는 접지에 커플링되고, 인에이블 NMOS FET (624) 의 게이트는 액티브 하이 인에이블 신호를 수신하도록 구성된다.
NMOS FET (614) 의 드레인은 입력 수신기 (600) 로부터 출력된 로직을 표현한다. 제 1 NMOS FET (614) 의 드레인은, 입력 수신기가 인에이블되지 않은 경우에 출력 전압을 풀업하도록 동작하는 인에이블 PMOS FET (622) 의 드레인에 커플링된다. PMOS FET (622) 의 소스는 Vdd 에 커플링되면서 그 게이트는 액티브 하이 인에이블 신호를 수신한다.
Vref 입력을 지원하도록 구현된 디바이스들의 구성은 Vref NMOS FET 로서 구성된 제 2 NMOS FET (630) 를 포함한다. 제 2 NMOS FET (630) 의 게이트는 Vref 신호를 수신하면서, 제 2 NMOS FET (630) 의 소스는 제 1 NMOS FET (614) 의 소스에 공통이다. 제 2 NMOS FET (630) 의 드레인은 2 개의 개별적인 풀업 FET들의 게이트 접속부들에 커플링된다.
제 1 PMOS 풀업 FET (632) 는 Vdd 에 커플링된 자신의 소스, 제 2 NMOS FET (630) 의 드레인에 커플링된 게이트, 및 제 1 NMOS FET (614) 의 드레인에 커플링된 드레인을 갖는다. 제 2 PMOS 풀업 FET (634) 는 Vdd 에 커플링된 자신의 소스, 및 제 2 NMOS FET (630) 의 드레인에 양자 모두가 커플링된 자신의 게이트 및 드레인 접속부들을 갖는다.
입력 수신기 (600) 는 2 개의 헬퍼 FET들 (624 및 644) 을 포함하는 헬퍼 FET 구성을 포함한다. 헬퍼 FET들 (642 및 644) 은 입력 수신기가 0 볼트 또는 0 볼트 근처의 Vref 를 포함하는 Vref 값들의 더 넓은 범위에 걸쳐 동작하는 것을 허가한다.
제 1 헬퍼 PMOS FET (642) 는 입력 신호를 수신하도록 구성된 게이트를 갖는 로직 NMOS FET (614) 를 풀업한다. 제 1 헬퍼 PMOS FET (644) 의 게이트는 Vref 에 접속된다. 제 1 헬퍼 PMOS FET (642) 의 소스는 Vdd 에 커플링되면서, 제 1 헬퍼 PMOS FET (642) 의 드레인은 로직 NMOS FET (614) 의 드레인에 커플링된다.
제 2 헬퍼 PMOS FET 는 Vref 값에 의해 제어되는 게이트를 갖는 제 2 NMOS FET (630) 또는 Vref 를 풀업한다. 또한, 제 2 헬퍼 PMOS FET (644) 의 게이트는 Vref 에 접속된다. 제 2 헬퍼 PMOS FET (644) 의 소스는 Vdd 에 커플링되면 서, 제 2 헬퍼 PMOS FET (644) 의 드레인은 Vref NMOS FET (630) 의 드레인에 커플링된다.
헬퍼 FET들은 CMOS 로직 게이트를 지원하도록 구성되는 경우와 상당히 동일한 방식으로 동작한다. PMOS 헬퍼 FET 구성은 Vref 값이 로우이거나 또는 0 볼트 근처인 조건들 하에서도 NMOS 로직 게이트에 바이어스 전류를 공급하도록 동작한다.
도 7은 Vref 조정가능한 자체 바이어싱된 CMOS 수신기 (700) 의 예시적인 실시형태의 간략화된 개략도이다. 도 7의 CMOS 수신기 (700) 의 구성은 도 4의 CMOS 수신기의 구성과 유사하다. 그러나, 도 7의 의사-차동 수신기 (700) 는 도 4의 예시적인 의사-차동 수신기의 실시형태에서와 같은 헬퍼 NMOS FET 구성만이 아닌 Vref 레벨 검출기 (740) 를 포함한다.
도 7의 의사-차동 입력 수신기 (700) 는 도 2의 CMOS 수신기에 기초한다. PMOS FET (112) 는 NMOS FET (114) 상에 스택되고, 2 개의 FET들은 인버터 입력으로서 공통 게이트 접속부를 공유한다.
Vref CMOS 쌍은 CMOS 인버터와 실질적으로 병렬로 배치된다. Vref CMOS 쌍은 NMOS Vref FET (214) 상에 스택된 PMOS Vref FET (212) 를 포함한다. PMOS Vref FET (212) 및 NMOS Vref FET (214) 는 레퍼런스 전압, Vref 를 수신하도록 구성된 공통 게이트 접속부들을 갖는다.
PMOS Vref FET (212) 의 소스 접속부는 CMOS 인버터의 PMOS FET (112) 의 소스에 공통이다. 공통 소스 접속부들은 풀업 PMOS FET (222) 의 드레인에 커플 링된다. 풀업 PMOS FET (222) 의 소스는 Vdd 에 커플링되면서, 게이트는 Vref CMOS 쌍의 공통 드레인 접속부들에 커플링된다.
NMOS Vref FET (214) 의 소스 접속부는 CMOS 인버터의 NMOS FET (114) 의 소스에 공통이다. 풀다운 NMOS FET (224) 는 공통 소스 접속부들에 접속된 드레인을 갖고, Vss, 또는 선택적으로 NMOS 인에이블 FET (124) 의 드레인에 접속된 소스를 갖는다. 풀다운 NMOS FET (224) 의 게이트는 Vref CMOS 쌍의 공통 드레인 접속부에 커플링된다.
의사-차동 수신기 (700) 는 복수의 헬퍼 PMOS FET들 (712 및 714) 을 포함한다. 제 1 헬퍼 PMOS FET (712) 는 Vref 에 커플링된 자신의 게이트를 가지면서, 제 2 헬퍼 PMOS FET (714) 는 Vref 레벨 검출기 (740) 로부터의 신호에 커플링된 자신의 게이트를 갖는다. 제 1 헬퍼 PMOS FET (712) 의 소스는 Vdd 에 커플링되면서 제 1 헬퍼 PMOS FET (712) 의 드레인은 CMOS 로직 게이트 및 Vref CMOS 쌍의 공통 소스 접속부들에 커플링된다.
제 2 헬퍼 PMOS FET (722) 의 소스는 Vdd 에 커플링된다. 제 2 헬퍼 PMOS FET (722) 의 드레인은 CMOS 로직 게이트 및 Vref CMOS 쌍의 공통 소스 접속부들에 커플링된다.
Vref 레벨 검출기 (740) 는 NMOS 인에이블 FET (744) 를 갖는 스택된 구성으로 NMOS FET (742) 를 포함한다. NMOS FET (742) 의 게이트는 Vref 값을 수신하도록 구성된다. NMOS FET (742) 의 소스는 NMOS 인에이블 FET (744) 의 드레인에 커플링된다. NMOS 인에이블 FET (744) 의 게이트는 인에이블 신호를 수신 하도록 구성되면서 NMOS 인에이블 FET (744) 의 소스는 Vss 에 커플링된다.
NMOS FET (742) 의 드레인은 Vdd 에 커플링된 소스를 갖는 PMOS 풀업 FET (746) 에 커플링된다. PMOS 풀업 FET (746) 의 게이트는 NMOS FET (742) 의 드레인에 커플링된다. 또한, NMOS FET (742) 의 드레인은 제 2 헬퍼 PMOS FET (714) 의 게이트에 커플링된다.
도 7의 예시적인 의사-차동 수신기 (700) 의 실시형태의 Vref-레벨 검출기 (740) 는, CMOS 수신기가 도 4의 의사-차동 수신기 구성보다 Vref 값들의 넓은 범위에 걸쳐 더 효율적으로 작동하는 것을 가능하게 한다. Vref-레벨 검출기 (740) 는 전체 Vref 범위에 걸쳐 바이어스 헬퍼 FET들의 효과를 유지하여, 도 7의 의사-차동 수신기 (700) 가 1.2 V의 Vdd 값에 대해 대략 0 내지 0.864 볼트에 대응하는, 실질적으로 Vss 로부터 72 %의 Vdd 까지의 Vref 범위에 걸쳐 동작하는 것을 가능하게 한다.
도 8a 내지 도 8f 는 다양한 예시적인 수신기 실시형태들을 비교하는 성능 곡선들의 간략화된 도면들이다. 도 8a 및 도 8b는 각각, Vref 가 0 V로 설정되는 경우의 도 1, 도 4, 도 6, 및 도 7의 예시적인 입력 수신기의 실시형태들에 대한, Vin 에 대한 바이어스 전류 및 Vin 에 대한 Vout 의 전압 전달 함수를 예시한다. 도 8a에서 보이는 바와 같이, 예시적인 NMOS 수신기의 실시형태는, NMOS FET 가 ON 조건으로 바이어싱되면 지속적으로 실시된다.
도 8c 및 도 8d 는 각각, Vref 가 1.2 V의 Vdd 에 대해 대략 0.6 V인 Vdd 전압의 대략 1/2 로 설정되는 경우의 도 1, 도 4, 도 6, 및 도 7의 예시적인 입력 수 신기의 실시형태들에 대한, Vin 에 대한 바이어스 전류 및 Vin 에 대한 Vout 의 전압 전달 함수를 예시한다. 도 1의 예시적인 CMOS 수신기의 실시형태는 Vref 값을 수용하지 않고, 따라서 그 성능은 도 8a 및 도 8b에서의 성능과 동일하게 유지된다.
도 8e 및 도 8f는 각각, Vref 가 Vdd 전압의 1/2 보다 더 큰 값으로 설정되는 경우의 도 1, 도 4, 도 6, 및 도 7의 예시적인 입력 수신기의 실시형태들에 대한, Vin 에 대한 바이어스 전류 및 Vin 에 대한 Vout 의 전압 전달 함수를 예시한다. 도 8e 및 도 8f 의 성능 곡선들에서, Vref 의 값은 대략 0.8 V로 설정된다.
도 8f의 성능 곡선들에 의해 보이는 바와 같이, 도 7의 Vref-검출 CMOS 수신기만이 수용가능한 전류 레벨을 유지하면서 O.8 V의 하이 Vref 레벨을 근접하게 추적하는 것이 가능하다.
도 3 및 도 4 그리고 도 6 및 도 7의 예시적인 입력 수신기의 실시형태들의 각각은 집적 회로 또는 모듈의 인터페이스에 대한 입력 수신기로서 이용될 수 있다. 예컨대, 메모리 모듈 또는 메모리 집적 회로로의 각각의 어드레스 또는 데이터 입력은, Vref 및 주파수 값들의 넓은 범위에 걸친 동작을 가능하게 하기 위해 여기서 설명된 입력 수신기로 구성될 수 있다.
도 9는 자체 바이어싱 CMOS 수신기의 구성의 방법 (900) 의 예시적인 실시형태의 간략화된 플로우차트이다. 방법 (900) 은 예컨대, 여기서 설명된 입력 수신기를 갖는 집적 회로를 제조 또는 설계하는 경우, 또는 여기서 설명된 입력 수신 기를 갖는 모듈을 구성하는 경우에 수행될 수 있다.
방법은, 설계자가 로직 디바이스를 구성하는 블록 (910) 에서 시작한다. 가장 통상적으로, 설계자는 다수의 로직 디바이스들에 대한 베이스라인 (baseline) 인 CMOS 로직 인버터를 구성할 것이다. 그러나, 방법들 및 입력 수신기의 예시적인 실시형태들은 CMOS 구성들에 한정되지 않으며, 설계자는 예컨대 NMOS 인버터를 구성할 수도 있다.
설계자는 블록 (920) 으로 진행하고, 변화하는 Vref 레벨에 대한 지원을 허가하기 위해 Vref 로직 디바이스들을 구성한다. 상술된 바와 같이, Vref 레벨은 집적 회로의 외부에서 설정될 수도 있다.
Vref 로직 디바이스 또는 디바이스들은 로직 디바이스와 실질적으로 병렬 배치된 Vref 디바이스를 포함한다. 예시적인 실시형태에서, Vref CMOS 쌍은 CMOS 로직 게이트인 CMOS 인버터와 실질적으로 병렬로 배치된다.
또한, Vref 로직 디바이스들은, Vref CMOS 쌍의 공통 드레인 접속부에 의해 제어되는 게이트를 갖는 풀업 PMOS FET 와 같은 풀업 FET 를 포함한다. 또한, Vref 로직 디바이스들은, Vref CMOS 쌍의 공통 드레인 접속부에 의해 제어되는 게이트를 갖는 풀다운 NMOS FET 를 포함한다. 풀업 및 풀다운 FET들은 CMOS 로직 게이트를 통해 흐르는 전류의 양을 제어한다.
설계자는 블록 (924) 로 진행하고, 하나 이상의 인에이블 디바이스들을 선택적으로 구성한다. 인에이블 디바이스들은 입력 수신기가 인액티브 하이 임피던스 또는 종단된 상태로 배치되는 것을 허가한다. 또한, 인에이블 디바이스들 은, 인에이블되지 않은 경우에 불확정한 (indeterminate) 값으로 플로팅하지 않고 안정한 로직 출력을 제공하기 위해 자신의 출력에서 일정한 로직 상태를 공급하도록 구성될 수 있다. 여기서 예시된 예시적인 실시형태들이 액티브 하이 인에이블 신호를 구현하지만, 인에이블 디바이스들은 액티브 하이 또는 액티브 로우 인에이블 신호를 사용하여 동작하도록 구현될 수도 있다.
인에이블 디바이스들이 존재하는 경우에 인에이블 디바이스들을 구성한 후에, 설계자는 블록 (930) 으로 진행하고, 하나 이상의 헬퍼 디바이스들을 구성한다. 도 3 및 도 4 그리고 도 6 및 도 7의 예시적인 실시형태들에 도시된 바와 같이, 헬퍼 디바이스들은 하나 이상의 PMOS 헬퍼들 뿐만 아니라 하나 이상의 NMOS 헬퍼들을 포함할 수 있다.
각각의 PMOS 헬퍼는, PMOS FET들을 풀업하도록 실질적으로 병렬로 배치될 수 있고, Vref 값에 의해 제어되는 게이트를 가질 수 있으며, 로직 출력을 풀업하도록 동작할 수 있다. 각각의 NMOS 헬퍼는, NMOS 풀다운 FET 와 실질적으로 병렬로 배치될 수 있으며, Vref 값에 커플링된 게이트를 가질 수 있다.
설계자는 블록 (940) 으로 진행하고, 바이어스 전류 증폭기로서 또한 동작할 수 있는 Vref 검출기를 선택적으로 구성한다. 도 7의 예시적인 실시형태에서 예시된 바와 같이, Vref 검출기는 Vref 값에 의해 구동되는 NMOS 게이트를 포함할 수 있다. NMOS 게이트의 드레인은 PMOS 풀업 FET 에 커플링된다. 또한, NMOS 게이트의 드레인은, Vref 값에 의해 구동될 수도 있는 다른 헬퍼 PMOS FET들과 별개인 헬퍼 PMOS FET 의 게이트에 커플링된다.
헬퍼 FET들의 사용은 입력 수신기가 Vref 값들의 더 넓은 범위에 걸쳐 동작하는 것을 가능하게 한다. 풀업 헬퍼 PMOS FET 는, O 볼트 또는 0 볼트 근처인 경우와 같이 Vref 값이 로우인 경우에 로직 디바이스에서 전류가 흐르는 것을 허가한다. 풀다운 헬퍼 FET들은, Vref 값이 종래에 사용되는 값보다 더 높은 경우에 로우 출력 로직 레벨을 풀다운하는 것을 보조한다.
Vref 값들의 넓은 범위 및 주파수들의 넓은 범위에 걸쳐 동작할 수 있는 입력 수신기를 구현하기 위한 장치 및 방법들이 여기서 설명된다. 넓은 범위의 Vref 인에이블된 입력 수신기는 단일 입력 수신기가 Vref 및 동작의 주파수의 특정한 범위에 대해 각각 최적화된 입력 수신기들의 수개의 병렬 구성을 갖는 종래의 교시들과 대조적으로 사용되는 것을 허가한다.
당업자는 정보 및 신호들이 임의의 다양한 상이한 장비들 및 기술들을 사용하여 표현될 수도 있다는 것을 이해할 것이다. 상기 설명 전반에 걸쳐 참조될 수도 있는 예컨대, 데이터, 명령들, 지시들, 정보, 신호들, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기 필드 또는 파티클, 광학 필드 또는 파티클, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
당업자는 또한, 여기서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합들로서 구현될 수도 있다는 것을 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환성을 명료히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 이들의 기능성에 의해 일 반적으로 상술되었다. 그러한 기능성이 하드웨어로서 구현될지 또는 소프트웨어로서 구현될지는 전체 시스템에 부과된 설계 제약들 및 특정한 애플리케이션에 의존한다. 당업자는 각각의 특정한 애플리케이션에 대해 다양한 방식들로 설명된 기능성을 구현할 수도 있지만, 그러한 구현 판정들은 본 발명의 예시적인 실시형태들의 범위로부터 벗어나도록 야기하는 것으로서 해석되어서는 안된다.
여기서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA) 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기서 개시된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다르게는, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 예컨대 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 관련된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성과 같은 컴퓨팅 디바이스들의 조합으로서 구현될 수도 있다.
여기서 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어로 직접 실시되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 실시되거나, 또는 양자의 조합으로 실시될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리 (RAM), 플래시 메모리, 리드 온리 메모리 (ROM), 전기적 프로그래머블 ROM (EPROM), 전기적 소거가능 프로그래머블 ROM (EEPROM), 레지스터들, 하드디 스크, 탈착식 디스크, CD-ROM, 또는 당업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 다르게는, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 는 사용자 단말기에 상주할 수도 있다. 다르게는, 프로세서 및 저장 매체는 사용자 단말기에 이산 컴포넌트들로서 상주할 수도 있다.
하나 이상의 예시적인 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되는 경우에, 기능들은 컴퓨터-판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장되거나 또는 송신될 수도 있다. 컴퓨터-판독가능 매체는, 하나의 장소에서 다른 장소로 컴퓨터 프로그램을 전달하는 것을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 양자 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 예컨대, 한정하지 않으면서, 그러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하기 위해 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속은 컴퓨터-판독가능 매체라 적당하게 칭한다. 예컨대, 동축 케이블, 광섬유 케이블, 트위스트 페어 (twisted pair), 디지털 가입자 회선 (DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들을 사용하여 웹싸이트, 서버, 또는 다른 원격 소스로부터 소프트웨어가 송신된 경우에, 동축 케이블, 광섬유 케이블, 트위스트 페어, DSL, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 여기서 사용되는 디스크 (disk) 및 디스크 (disc) 는 콤팩트 디스크 (CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (DVD), 플로피 디스크, 및 블루-레이 디스크를 포함하며, 디스크 (disk) 는 통상적으로 자기적으로 데이터를 재생하고, 디스크 (disc) 는 레이저로 광학적으로 데이터를 재생한다. 상기된 것들의 조합들이 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.
개시된 예시적인 실시형태들의 이전의 설명은 당업자로 하여금 본 발명을 제작 또는 사용할 수 있게 하도록 제공된다. 이들 예시적인 실시형태들에 대한 다양한 변형들이 당업자에게 쉽게 명백하게 될 것이고, 여기서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위로부터 벗어나지 않으면서 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 여기서 나타낸 실시형태들에 한정되도록 의도되지 않고 여기서 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위가 부여되도록 의도된다.

Claims (28)

  1. 로직 게이트;
    상기 로직 게이트와 병렬로 커플링되며, 가변의 로직 임계 값을 수신하고 상기 가변의 로직 임계 값에 대해 로직 디바이스를 구성하도록 구성된 로직 임계 구성부; 및
    상기 가변의 로직 임계 값을 수신하도록 구성되며, 상기 로직 임계 구성부에 의해 상기 로직 게이트에 제공된 바이어스 전류 경로와 별개인 바이어스 전류 경로를 상기 로직 게이트에 제공하도록 구성된 헬퍼 (helper) 디바이스를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  2. 제 1 항에 있어서,
    상기 가변의 로직 임계 값을 수신하고 상기 가변의 로직 임계 값에 기초하여 상기 로직 게이트에 추가적인 바이어스 전류 경로를 제공하도록 구성된 로직 임계 검출기를 더 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  3. 제 2 항에 있어서,
    상기 로직 임계 검출기는,
    상기 가변의 로직 임계 값을 수신하도록 구성된 게이트를 갖는 NMOS FET; 및
    전압 공급 소스에 커플링된 소스 및 드레인에 공통인 게이트를 갖는 PMOS 풀 업 (pull up) FET 를 포함하며,
    상기 드레인은 상기 NMOS FET 의 드레인에 커플링되는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  4. 제 1 항에 있어서,
    인에이블 제어 신호를 수신하도록 구성되며, 상기 인에이블 제어 신호의 상태에 기초하여 상기 로직 디바이스를 통한 바이어스 전류의 흐름을 선택적으로 금지하도록 구성된 인에이블 디바이스를 더 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  5. 제 1 항에 있어서,
    상기 로직 디바이스는 CMOS 인버터를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  6. 제 5 항에 있어서,
    상기 로직 임계 구성부는,
    상기 CMOS 인버터의 PMOS 소스에 공통인 Vref PMOS 소스를 갖는 Vref CMOS 쌍;
    상기 CMOS 인버터의 NMOS 소스에 공통인 Vref NMOS 소스;
    상기 Vref CMOS 쌍의 공통 드레인에 커플링된 게이트를 갖고 공통 PMOS 소스 접속부를 풀업하도록 커플링된 PMOS 풀업 FET; 및
    상기 Vref CMOS 쌍의 공통 드레인에 커플링된 게이트를 갖고 공통 NMOS 소스 접속부를 풀다운 (pull down) 하도록 커플링된 CMOS 풀다운 FET 를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  7. 제 5 항에 있어서,
    상기 헬퍼 디바이스는, 상기 가변의 로직 임계 값에 커플링된 게이트를 갖고 상기 Vref CMOS 쌍의 PMOS FET 의 소스 접속부를 풀업하도록 구성된 헬퍼 PMOS FET 를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  8. 제 5 항에 있어서,
    상기 헬퍼 디바이스는, 상기 가변의 로직 임계 값에 커플링된 게이트를 갖고 상기 Vref CMOS 쌍의 NMOS FET 의 소스 접속부를 풀다운하도록 구성된 헬퍼 NMOS FET 를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  9. 제 5 항에 있어서,
    상기 가변의 로직 임계 값을 수신하고 상기 가변의 로직 임계 값의 값에 기초하여 상기 로직 디바이스에 추가적인 바이어스 전류 경로를 제공하도록 구성된 로직 임계 검출기를 더 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  10. 제 1 항에 있어서,
    상기 로직 디바이스는 NMOS 인버터를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  11. 제 10 항에 있어서,
    상기 로직 임계 구성부는,
    상기 가변의 로직 임계 값을 수신하도록 구성된 게이트를 갖고 상기 NMOS 인버터의 소스에 공통인 소스를 갖는 Vref NMOS FET;
    Vdd 에 커플링된 소스, 및 상기 NMOS 인버터의 드레인에 커플링된 드레인을 갖는 제 1 PMOS 풀업 FET; 및
    Vdd 에 커플링된 소스를 갖고 상기 Vref NMOS FET 의 드레인에 커플링된 드레인 접속부를 갖는 제 2 PMOS 풀업 FET 를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  12. 제 11 항에 있어서,
    상기 제 1 PMOS 풀업 FET 는 상기 Vref NMOS FET 의 드레인에 커플링된 게이트를 갖는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  13. 제 11 항에 있어서,
    상기 제 1 PMOS 풀업 FET 는 상기 NMOS 인버터의 드레인에 커플링된 게이트를 갖는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  14. 제 11 항에 있어서,
    상기 제 2 PMOS 풀업 FET 는 상기 Vref NMOS FET 의 드레인에 커플링된 게이트를 갖는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  15. 제 11 항에 있어서,
    상기 제 2 PMOS 풀업 FET 는 상기 NMOS 인버터의 드레인에 커플링된 게이트를 갖는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  16. 제 1 항에 기재된 가변 범위의 로직 임계 인에이블된 입력 수신기 장치를 갖는, 집적 회로.
  17. CMOS 인버터;
    상기 CMOS 인버터의 PMOS 소스에 공통인 소스를 갖는 Vref PMOS FET;
    상기 Vref PMOS FET 의 드레인에 공통인 드레인, 상기 Vref PMOS FET 의 소스에 공통이고 로직 임계 값을 수신하도록 구성된 소스, 및 상기 CMOS 인버터의 NMOS 소스에 공통인 소스를 갖는 Vref NMOS FET;
    Vref CMOS 쌍의 공통 소스에 커플링되어 공통 소스 접속부를 형성하는 게이 트를 갖고 상기 공통 소스 접속부를 풀업하도록 커플링된 PMOS 풀업 FET;
    상기 Vref CMOS 쌍의 공통 드레인에 커플링된 게이트를 갖고 공통 NMOS 소스 접속부를 풀다운하도록 커플링된 CMOS 풀다운 FET; 및
    상기 로직 임계 값을 수신하도록 구성된 게이트를 갖고 상기 공통 소스 접속부를 풀업하도록 구성된 헬퍼 PMOS FET 를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  18. 제 17 항에 있어서,
    인에이블 제어 신호를 수신하도록 구성되며, 상기 인에이블 제어 신호의 상태에 기초하여 상기 CMOS 인버터를 통한 바이어스 전류의 흐름을 선택적으로 금지하도록 구성된 인에이블 디바이스를 더 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  19. 제 17 항에 있어서,
    상기 로직 임계 값을 수신하고 상기 로직 임계 값에 기초하여 상기 CMOS 인버터에 추가적인 바이어스 전류 경로를 제공하도록 구성된 로직 임계 검출기를 더 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  20. 제 19 항에 있어서,
    상기 로직 임계 검출기는,
    상기 로직 임계 값을 수신하도록 구성된 게이트, 및 접지에 커플링된 소스를 갖는 NMOS FET;
    전압 공급 소스에 커플링된 소스 및 드레인에 공통인 게이트를 갖는 PMOS 풀업 FET 로서, 상기 드레인은 상기 NMOS FET 의 드레인에 커플링된, 상기 PMOS 풀업 FET; 및
    상기 전압 공급 소스에 커플링된 소스, 상기 CMOS 인버터의 출력에 커플링된 드레인, 및 상기 NMOS FET 의 드레인에 커플링된 게이트를 갖는 헬퍼 PMOS FET 를 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  21. 제 20 항에 기재된 가변 범위의 로직 임계 인에이블된 입력 수신기 장치를 갖는, 집적 회로.
  22. 로직 디바이스를 구성하는 단계;
    가변의 로직 임계 값을 수신하고 상기 가변의 로직 임계 값에 대해 상기 로직 디바이스를 구성하기 위한 로직 임계 디바이스들을 구성하는 단계; 및
    상기 가변의 로직 임계 값을 수신하며, 상기 로직 임계 디바이스들에 의해 상기 로직 디바이스에 제공된 바이어스 전류 경로와 별개인 바이어스 전류 경로를 상기 로직 디바이스에 제공하도록 구성된 헬퍼 디바이스를 구성하는 단계를 포함하는, 자체 바이어싱 로직 입력 수신기를 구성하는 방법.
  23. 제 22 항에 있어서,
    상기 가변의 로직 임계 값을 수신하고 상기 가변의 로직 임계 값의 값에 기초하여 상기 로직 디바이스에 추가적인 바이어스 전류 경로를 제공하기 위한 로직 임계 검출기를 구성하는 단계를 더 포함하는, 자체 바이어싱 로직 입력 수신기를 구성하는 방법.
  24. 제 22 항에 있어서,
    상기 로직 디바이스를 구성하는 단계는, CMOS 인버터를 구성하는 단계를 포함하는, 자체 바이어싱 로직 입력 수신기를 구성하는 방법.
  25. 제 24 항에 있어서,
    상기 로직 임계 디바이스들을 구성하는 단계는, 상기 CMOS 인버터와 실질적으로 병렬인 Vref CMOS 쌍을 구성하는 단계를 포함하는, 자체 바이어싱 로직 입력 수신기를 구성하는 방법.
  26. 제 24 항에 있어서,
    상기 헬퍼 디바이스를 구성하는 단계는, 상기 가변의 로직 임계 값에 커플링된 게이트를 갖고 상기 CMOS 인버터의 PMOS FET 의 소스 접속부를 풀업하도록 구성된 헬퍼 PMOS FET 를 구성하는 단계를 포함하는, 자체 바이어싱 로직 입력 수신기를 구성하는 방법.
  27. CMOS 인버터;
    가변의 로직 임계 값을 수신하고 상기 가변의 로직 임계 값에 대해 상기 CMOS 인버터를 구성하는 수단; 및
    상기 가변의 로직 임계 값을 수신하고 상기 가변의 로직 임계 값을 수신하는 수단에 의해 로직 게이트에 제공된 바이어스 전류 경로와 별개인 바이어스 전류 경로를 상기 CMOS 인버터에 제공하는 수단을 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
  28. 제 27 항에 있어서,
    상기 가변의 로직 임계 값을 수신하고 상기 가변의 로직 임계 값에 기초하여 상기 CMOS 인버터에 추가적인 바이어스 전류 경로를 제공하는 수단을 더 포함하는, 가변 범위의 로직 임계 인에이블된 입력 수신기 장치.
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