DE4127212A1

DE4127212A1 - Schaltungsanordnung zur pegelumsetzung

Info

Publication number: DE4127212A1
Application number: DE19914127212
Authority: DE
Inventors: Helmut Dr Rer Nat Kling
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Atmel Germany GmbH
Priority date: 1991-08-16
Filing date: 1991-08-16
Publication date: 1993-02-18

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Pege lumsetzung nach dem Oberbegriff des Patentanspruchs 1.

Die Pegel binärer Signale sind je nach Technologie, in welcher die betreffende Schaltung realisiert ist, ver schieden. Von Bedeutung sind vor allem TTL-, ECL- und CMOS-Logik. Bei Verknüpfung von in unterschiedlichen Tech nologien ausgeführten logischen Baugruppen sind daher Pe gelumsetzungen erforderlich, insbesondere für die Umset zung der kleinhubigen TTL- oder ECL-Pegel in die großhubi gen CMOS-Pegel.

Als Grundschaltung für die besonders häufige TTL-CMOS-Pe gelumsetzung ist vor allem die CMOS-Inverterstufe mit va riantenreicher Zusatzbeschaltung eingesetzt.

Aufgabe der vorliegenden Erfindung ist es, eine Schal tungsanordnung zur Pegelumsetzung anzugeben, welche, ins besondere auch unabhängig von Temperaturschwankungen und Technologiestreuungen, eine zuverlässige und definierte Pegelumsetzung gewährleistet.

Die Erfindung ist im Patentanspruch 1 beschrieben. Die Unteransprüche enthalten vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung.

Die Erfindung stellt, insbesondere bei monolithischer In tegration von Umsetzerstufe und Referenzstufe, sicher, daß sich die Schaltschwellen der unterschiedlichen Logiken am Eingangs- und am Ausgangsanschluß der Umsetzerstufe ent sprechen.

Die Erfindung ist nachfolgend anhand von Ausführungsbei spielen unter Bezugnahme auf die Abbildungen noch einge hend veranschaulicht. Dabei zeigt

Fig. 1 den prinzipiellen Aufbau einer erfindungsgemäßen Schaltungsanordnung

Fig. 2 eine erste Ausführungsform in CMOS-Technik

Fig. 3 eine zweite Ausführungsform in CMOS-Technik.

Die in Fig. 2 skizzierte Schaltungsanordnung enthält eine Umsetzerstufe U, welche ein an ihrem Eingangsanschluß EU anliegendes binäres Signal b1 einer ersten Logik, z. B. TTL, mit einer ersten Schaltschwelle P1 umsetzt in ein am Ausgangsanschluß AU abgreifbares binäres Signal b2 einer zweiten Logik, z. B. CMOS, mit einer zweiten Schaltschwelle P2. Die Umsetzerstufe umfaßt steuerbare Mittel, mittels derer die Übertragungskennlinie b2 = b2 (b1) veränderbar ist. Zur Ansteuerung dieser Mittel durch ein Steuersignal ST ist ein Steuereingangsanschluß SU vorgesehen. Die Ver sorgungspotentiale sind mit U_DD und U_SS bezeichnet.

Eine Referenzstufe R ist zur Umsetzerstufe strukturell gleich aufgebaut, d. h. es sind äquivalente Bauelemente in gleicher Weise verknüpft, und zeigt dieselben Übertra gungseigenschaften zwischen ihrem Eingangsanschluß ER und Ausgangsanschluß AR mit gleicher Beeinflußbarkeit durch das Steuersignal ST. Die Referenzstufe ist an dieselben Versorgungspotentiale U_DD und U_SS wie die Umsetzerstufe angeschlossen. Der Eingangsanschluß ER der Referenzstufe R ist auf das feste Potential der ersten Schaltschwelle P1 der ersten Logik gelegt. Der Ausgangsanschluß AR ist über einen Regelkreis mit dem Steuereingangsanschluß SR verbun den. Der Regelkreis erzeugt das Steuersignal ST so, daß sich am Ausgangsanschluß AR der Referenzstufe ein der zweiten Schaltschwelle P2 der zweiten Logik gleiches Po tential einstellt. Hierfür ist im Regelkreis ein Kompara tor K vorgesehen, an dessen IST-Signal-Eingang I das Aus gangssignal der Referenzstufe und an dessen SOLL-Signal- Eingang S das Potential der zweiten Schaltschwelle P2 an gelegt sind. Das vom Komparator K erzeugte Steuersignal ST ist auch an den Steuereingangsanschluß SU der Umsetzer stufe U angelegt. Wegen der vorausgesetzt gleichen Abhän gigkeit der Übertragungseigenschaften von Umsetzerstufe und Referenzstufe von einem Steuersignal ST entspricht der Durchgang des Ausgangssignals b2 durch die Schaltschwelle P2 immer dem Durchgang des Eingangssignals b1 durch die Schaltschwelle P1.

Bei monolithischer Integration von Referenzstufe und Um setzerstufe, vorzugsweise einschließlich des Regelkreises, sind auch Temperaturschwankungen und/oder technologisch bedingte Streuungen der Bauelementeparameter ohne Einfluß auf die Pegelumsetzungseigenschaften. Die Potentiale P1 und P2 können z. B. über einfache ohmsche Spannungsteiler, evtl. in Verbindung mit einer stabilisierten Referenzspan nung gewonnen werden.

Bei der in Fig. 2 skizzierten Ausführungsform in CMOS- Technik enthält die Umsetzerstufe eine durch die Transi storen T1 und T2 gebildete gebräuchliche Inverterstufe so wie als steuerbare Mittel einen weiteren Transistor T3, der dem Transistor T2 bezüglich der Source-Drain-Strecke parallel geschaltet ist, und mittels dessen die Übertra gungskennlinie der Umsetzerstufe gegenüber der Kennlinie der Inverterstufe steuerbar veränderlich ist. Die Refe renzstufe R ist mit T1A, T2A als Inverterstufe und T3A als steuerbarem Mittel strukturell gleich aufgebaut wie die Umsetzerstufe U. Bei Wahl gleicher Flächenverhältnisse der Transistoren T1A, T2A und T3A wie bei den entsprechenden Transistoren T1, T2 und T3 zeigen Umsetzerstufe und Refe renzstufe dieselben Übertragungseigenschaften mit dersel ben Abhängigkeit von einem Steuersignal ST.

Bei der in Fig. 3 skizzierten Ausführungsform sind die steuerbaren Mittel in Form von Transistoren T3, bzw. T3A in Reihe zu den Inverterstufen T1, T2 bzw. T1A, T2A ge schaltet.

Da das Ausgangspotential der Referenzstufe auf der Schalt schwelle P2 gehalten wird, fließt ständig ein Strom durch die Referenzstufe. Um den Leistungsverbrauch gering zu halten, werden daher vorteilhafterweise die Transistorflä chen in der Referenzstufe möglichst klein und damit die Source-Drain-Strecken hochohmig ausgeführt.

Claims

1. Schaltungsanordnung zur Pegelumsetzung binärer Signale von einer ersten Logik mit einer ersten Schaltschwelle auf eine zweite Logik mit einer zweiten Schaltschwelle, wobei ein Eingangssignal der ersten Logik eine Umsetzerstufe an steuert, an deren Ausgang das pegelumgesetzte Signal ab greifbar ist, gekennzeichnet durch die folgenden Merkmale:

- die Umsetzerstufe (U) enthält steuerbare Mittel zur Veränderung der Übertragungskennlinie der Um setzerstufe
- eine Referenzstufe (R) ist in zur Umsetzerstufe gleicher Struktur aufgebaut und weist dieselben Übertragungseigenschaften auf
- an den Eingangsanschluß (ER) der Referenzstufe (R) ist die erste Schaltschwelle (P1) angelegt
- die zweite Schaltschwelle (P2) und das Ausgangssi gnal der Referenzstufe sind an die Eingänge eines Komparators (H) angelegt, der ein Steuersignal (ST) für die steuerbaren Mittel der Referenzstufe (R) erzeugt
- das Steuersignal (ST) des Komparators (H) ist zugleich an die steuerbaren Mittel der Umsetzer stufe (U) angelegt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß sie in CMOS-Technologie ausgeführt ist und die Umsetzerstufe eine Inverterstufe (T1, T2) enthält.

3. Schaltungsanordnung nach Anspruch 2, gekennzeichnet durch einen mit der Inverterstufe in Reihe geschaltetem MOS-Transistor (T3) als steuerbare Mittel (Fig. 3).

4. Schaltungsanordnung nach Anspruch 2, gekennzeichnet durch einen zu einem der beiden Transistoren der Inverter stufe parallel geschalteten MOS-Transistor (T3) als steu erbare Mittel (Fig. 2).

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß Umsetzerstufe und Referenz stufe monolithisch integriert sind.