TWI375407B - Adjustable input receiver for low power high speed interface - Google Patents

Description

九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體積體電路之領域。更特定言之，本 發明係關於諸如互補金氧半導體（CMOS)輸入接收器或偽 微分輸入接收器之高速輸入邏輯接收器之領域。 本申請案主張2007年5月31曰申請之題為"低功率高速介 面之可調式輸入接收器（ADJUSTABLE INPUT RECEIVER FOR LOW POWER HIGH SPEED INTERFACE)"之美國臨時 申請案第60/941,228號之權利，該案之全文以引用方式併 入本文中。 【先前技術】 通常，習知之CMOS輸入接收器（諸如，如圖1中所示， 使用密集裝置（thick device)或使用豨疏裝置（thin device)的 不支援額外參考電壓Vref之彼等輸入接收器）在低功率記憶 體介面（諸如，於外部匯流排介面標準EBI1、EBI2及類似 者中定義之彼等介面）下於200 MHz以下工作良好。對於較 高頻率操作（諸如，200 MHz至533 MHz)，如圖2中所示之 若干種基於Vref的單端偽微分輸入接收器已使用不同Vref 值（諸如，無並聯端子的情況下，供應電壓的一半，或具 Vddq端子的情況下，供應電壓的70%)。 為了覆蓋寬範圍頻率且支援Vref(諸如支援低功率雙資 料速率（DDR2)介面之接收器實施所需），簡單的解決方法 為組態多個並聯的輸入接收器且基於Vref值僅接通一個接 收器。然而，此方法在面積及功率方面並不可取。另外， 131762.doc 1375407 多個並聯的接收器實祐# 耳施遭芡效能降級，其可歸 輸入電容Cm及因添加了户。 於增加的 夕工器而引起的增加的輸入路 延遲。 【實施方式】 列語，，例示性"在本寺φ 袖 〜，用於思謂”充當一實例、例早 說明"。本文中描述為"如_ ω " ’…-久 為例不性之任何實施例不必被解 為比其他實施例更佳或優於其他實施例。

以下結合隨附圖式闡述之實施方式意欲作為本發明之例 示性實施狀料，且不欲代表本㈣可實踐之唯一實施 例。貫穿此描述所使用之術語，，例示性„意味，，充當一實 例、例子或說明"，且應不必被解釋為比其他例示：實施 例更佳或優於其他例示性實施例。實施方式包括特定細節 以用於提供本發明之例示性實施例之透徹理解。熟習此項 技術者將顯而易見，可在無此等特定細節之情況下實踐本 發明之例示性實施例。在某些情況下，為避免使本發明中

所提出之例示性實施例之新穎性模糊不清，以方塊圖形式 展示熟知之結構及裝置。 希望具有寬頻率範圍Vref可調式輸入接收器之唯一組 態。可形成該接收器組態以在寬頻率範圍及寬Vref值範圍 上操作。可利用對晶粒面積及功率消耗有僅最小影響之變 化容易地調整該接收器之效能。 圖I為不具Vref的習知CMOS接收器loo之例示性實施例 之簡化示意圖。圖I之習知CMOS接收器100可使用習知的 密集裝置或稀疏裝置實施。 •3l762.doc 1375407 • . 習知CMOS接收器100包括一組態為一 CMOS反相器之習 知互補FET對，其包括一堆疊在一NMOS FET 114上之 PMOS FET 112°PM0S FET 112之源極柄接至Vdd且没極 與NMOS FET 11 4之汲·極是共同的，該汲極作為CMOS反相 器之輸出端而操作。？河〇8?£丁112之閘極與\1^08?£丁 114之閘極是共同的且充當至CMOS接收器100之輸入端。 NMOS FET 114之源極可耦接至\^3或視情況耦接至一具 備NMOS功能之FET 124之汲極連接。具備NM0S功能之 FET 124之源極搞接至Vss且閘極接收一啟用控制信號。類 似地，具備PMOS功能之FET 122可經組態以在未啟用反相 器時上拉CMOS反相器之輸出。具備PM0S功能之FET 122 之源極柄接至V dd且 >及極搞接至CMOS反相益之輸出端。 具備PMOS功能之FET 122之閘極經組態以接收該啟用控制 信號。 圖1之習知CMOS接收器1〇〇不支援一 Vref輸入。不能支 援一可變Vref值使習知CMOS接收器1〇〇在較高頻率下操作 較不合意’該操作具有對準到Vref位準的小擺動輸入。 Vref值可視為標稱邏輯臨限值，且自低至高或自高至低的 邏輯轉變經常係根據該接收器支援Vref時之Vref值而規 定。支援外部可控之Vref值可為所希望的’以補償與一可 能不準確地在CMOS接收器1〇〇所用之相同供應電壓下操作 之匯流排或裝置，或另外與該匯流排或裝置建立介面，或 另外補償電匯流排或介面之作用。實際上，一些記憶體介 面標準清楚地闡述Vref之值之範圍。 131762.doc 圖2之例示性偽微分接收器200實施例包括用於接受一 Vref值之裝備》圖2之例示性偽微分接收器200實施例可基 於圖1之例示性實施例中所描述之相同CMOS反相器》 PMOS FET 112堆疊在NMOS FET 114上，且該兩個FET共 用一共同閘極連接以作為反相器輸入端。

Vref CMOS對係大體上與CMOS反相器並聯地定位。該 並聯組態係指並聯地開始電連接，以使得Vref CMOS對及 CMOS反相器之輸入電流連接是共同的，其輸出電流連接 也是共同的。

Vref值驅動至Vref CMOS對之輸入。該Vref值通常係自 積體電路之外部介面接收，雖然Vref值亦可在積體電路内 產生。通常，該Vref值代表邏輯臨限值、設定點或跳脫 點。可調整該邏輯臨限值之值以適應與可能不與輸入接收 器在相同電壓供應下操作之各種裝置建立介面。Vref CMOS 對包括堆疊在NMOS Vref FET 214 上之 PMOS Vref FET 212。PMOS Vref FET 212 及 NMOS Vref FET 214 具有 共同閘極連接，該等閘極連接經組態以接收參考電壓 Vref。 PMOS Vref FET 212之源極連接與CMOS反相器之PMOS FET 11 2之源極是共同的。共同源極連接耦接至上拉PMOS FET 222之及極。上拉PMOS FET 222之源極柄接至Vdd， 而閘極耦接至Vref CMOS對之共同汲極連接。 NMOS Vref FET 214之源極連接與CMOS反相器之NMOS FET 114之源極是共同的。下拉NM0S FET 224之沒極連接 131762.doc 至共同源極連接且源極連接至Vss或視情況連接至具備 NMOS功能之FET 124之汲極。下拉NMOS FET 224之閘極 耦接至Vref CMOS對之共同汲極連接。 結合上拉PMOS FET 222及下拉NMOS FET 224之Vref CMOS對操作以控制CMOS反相器之邏輯臨限值或跳脫 點，且基於輸入電壓與Vref值之關係控制CMOS反相器中 之偏電流。然而，習知之基於Vref的偽微分接收器200不 能總是恰當偏壓以滿足Vref(特別是當Vref接近Vss或Vdd 時）之寬範圍上的高效能操作。 用於解決Vref值之範圍的習知方法為並聯地形成許多輸 入接收器且基於Vref操作值來選擇輸入接收器。並聯地組 態多個輸入接收器且基於Vref之值選擇該等輸入接收器中 之一者係提供支援寬輸入頻率範圍及Vref範圍之低效率方 式。本文中所揭示之CMOS輸入接收器及方法實施利用單 一輸入接收器實施之更有效解決方法，該單一輸入接收器 實施可組態以支援輸入頻率之寬範圍及Vref值之寬範圍。 圖3為Vref可調式自偏壓偽微分輸入接收器300之簡化示 意圖。自偏壓偽微分輸入接收器300包括用於接受一至一 與CMOS接收器300之作用CMOS邏輯對並聯的CMOS對之 Vref值之裝備。然而，不同於圖2之基於Vref的偽微分接收 器例示性實施例，自偏壓偽微分接收器300進一步包括替 代地組態為啟用堆疊之PMOS輔助設備之輔助PMOS FET 310，其上拉作用CMOS對中之PMOSFET 302之源極。輔 助PMOS FET 310之源極耦接至Vdd且其汲極耦接至作用 131762.doc 0^08邏輯對中之卩]^08?£丁112之源極，？]^08?丑丁112 之源極亦與VrefPMOSFET212之源極是共同的。因此， 自偏壓偽微分輸入接收器300可大體上等同於圖2之CMOS 接收器例示性實施例組態，其中添加輔助PMOS FET 3 10，輔助PMOS FET 3 10在替代實施例中可被稱為電流輔 助FET或偏電流辅助FET。 輔助PMOS FET 310之源極耦接至Vdd且其汲極耦接至 CMOS邏輯對中之PMOS FET 112之源極。輔助PMOS FET 310之閘極接收Vref值。因此，輔助PMOS FET 3 10有效地 監視Vref線且提供CMOS反相器之偏電流之路徑。輔助 PMOS FET 310之添加准許偽微分接收器300在Vref處於或 接近零伏特時大體上像習知CMOS接收器一樣操作。又， 圖3之CMOS接收器3 00例示性實施例展現比圖1之習知 CMOS接收器之效能好的效能，因為圖3之CMOS接收器 300可以非零Vref值操作。 可與具備Vref功能之偽微分接收器（諸如，圓2之接收器 例示性實施例）相比，PM〇S FET 3 10添加至具備Vref功能 之偽微分接收器准許偽微分接收器300在Vref為近似0.5 Vdd之條件下執行。因此，圖3之偽微分接收器300組態可 在近似Vss至50°/〇Vdd之Vref範圍上操作。 圖4說明偽微分輸入接收器400之另一例示性實施例。圖 4之輸入接收器例示性實施例以及其他圖中所說明之例示 性實施例可使用密集裝置以及稀疏裝置來組態。圖4之偽 微分接收器400例示性實施例係類似於圖3中所說明之偽微 131762.doc • 10· 分輸入接收器例示性實施例而組態。偽微分輸入接收器 400包括如圖3之例示性實施例中所說明之辅助PM〇S FET 310，且亦包括輔助組態420° NMOS輔助組態420准許基於VreM CM〇S接收器4〇〇在 Vfef=C〇.；5~0.7：)Vdd之範圍上對偏電流及跳脫點之可程式性 起作用。因此，當NMOS辅助組態420與輔助PMOS FET 310組合使用時’ CM0S接收器400可在近似跨Vss至70% Vdd之Vref值範圍上操作。 NMOS輔助組態420包括具兩個NMOS FET 422及424之 堆疊組態。輔助NMOS FET 422係實施於具有具備NMOS 功能之FET 424之堆疊組態中。在該堆疊組態中，輔助 NMOS FET 422之源極連接至串聯連接之具備NMOS功能 之FET 424之汲極，以使得當具備NMOS功能之FET 424斷 開時，禁止流經辅助NMOS FET 422之電流。 具備NMOS功能之FET 424之閘極經組態以接收啟用控 制信號（諸如，介面啟用控制信號）。輔助NMOS FET 422 之閘極經組態以接收Vref值且因此操作以部分地基於Vref 電壓之值進一步調節CMOS反相器中之電流。 偽微分輸入接收器400亦可包括作用輸入端子430。可基 於輸出驅動器之阻抗與並聯之晶粒上/晶粒外端子阻抗之 比率來調整CMOS接收器400之效能。雖然將圖4之接收器 400例示性實施例之輸入端說明為在CMOS接收器400之輸 入端處具有作用Vccq端子430，但不總是需要該端子，且 在其他組態中可省略該端子。 131762.doc 11 圖5 a至圖5 f為比較各種接收器例示性實施例之效能曲線 之簡圖。圖5a說明對於圖i至圖4中所說明之接收器例示性 實施例而言，當將Vref設定為〇 v時，關於vin的偏電流。 因為將Vref值被設定為〇伏特，所以圖2之例示性實施例中 之偏電流係大體上有限的。 圖5b說明對於接收器例示性實施例而言，Vref設定為〇 V之條件下，Vout關於Vin之相應電壓傳遞函數。如自圖几 之電壓傳遞函數可見’當Vref值接近零時，圖2之習知具 備Vref功能之偽微分接收器2〇〇例示性實施例執行不佳。 圖5c說明對於圖1至圖4中所說明之接收器例示性實施例 而5，g針對支援Vref值之彼等例示性實施例將vref設定 為Vdd值的近似一半時，關於vjn的偏電流。如可見，輔助 F E T之添加增加流經輸入接收器之穩態偏電流之電流量。 圖5d說明對於接收器例示性實施例而言，在 Vref=(0.5)Vdd之條件下，Vout關於Vin之相應電壓傳遞函 數。形成圖5a至圖5f之效能曲線之基礎之接收器利用12 v 之Vdd。因此，圖5b及圖5c中之Vref值大致對應於0.6 v。 因為此邏輯臨限值大體上代表標準組態，所以如吾人設 想’例示性實施例中之每一者令人滿意地執行。 圖5e說明對於圖1至圖4中所說明之接收器例示性實施例 而言，當針對支援Vref值之彼等例示性實施例將Vref設定 為大於Vdd值的一半時，關於vin的偏電流。 圖5f說明對於接收器例示性實施例而言，在Vref=〇 7 v (對應於近似0.58 Vdd)之條件下，v〇ut關於Vin之相應電壓 131762.doc 12 傳遞函數。Vref之此位準可大於習知輸入接收器、甚至接 受Vref輸入之輸入接收器按照慣例所支援之位準。 如藉由圖5e及圖5f之效能曲線可見，不支援Vref值的圖1 之CMOS接枚器例示性實施例不能調整電壓傳遞函數之設 定點或邏輯臨限值。圖2至圖4之CMOS輸入例示性接收器 實施例緊密追蹤Vref值之增加。然而，如在圖5f之電壓傳 遞函數曲線中可見，當輸出低邏輯狀態時，圖2及圖3之例 示性偽微分輸入接收器實施例可支援增加之Vref值’但不 下拉接近接地。當輸入為高時，具有輔助NMOS組態的圖4 之CMOS輸入接收器使輸出電壓能夠拉至更接近零伏特。

Vref改良不限於利用偽微分輸入接收器，而可基於其他 組態可應用於其他輸入接收器。圖6為Vref可調式NMOS接 收器600之例示性實施例之簡化示意圖。 第一 NMOS FET 614經組態為邏輯閘。第一 NMOS FET 6 14之閘極經組態以接收輸入電壓。第一 NMOS FET 6 14之 源極耦接至具備NMOS功能之FET 624之汲極。具備NMOS 功能之FET 624之源極耦接至Vss或地，且具備NMOS功能 之FET 624之閘極經組態以接收作用高啟用信號。 第一 NMOS FET 614之汲極代表來自輸入接收器600之邏 輯輸出。第一NMOS FET 614之汲極耦接至具備PMOS功能 之FET 622之汲極，當輸入接收器未啟用時，具備PMOS功 能之FET 622操作以上拉輸出電壓。具備PMOS功能之FET 622之源極耦接至Vdd，而其閘極接收該作用高啟用信號。 經實施以支援Vref輸入之裝置之組態包括組態為Vref I3l762.doc 1375407 NMOS FET之第二NMOS FET 630。第二NMOS FET 630之 閘極接收Vref信號，而第二NMOS FET 630之源極與第一 NMOS FET 614之源極是共同的。第二NMOS FET 630之汲 極耗接至兩個分離上拉FET之閘極連接。 第一 PMOS上拉FET 632之源極耦接至Vdd，其閘極耦接 至第二NMOS FET 630之汲極且其汲極耦接至第一 NMOS FET 614之及極。第二PMOS上拉FET 634之源極耦接至 Vdd且其閘極及汲極連接耦接至第二NMOS FET 630之汲 極0 輸入接收器600包括一包括兩個輔助FET 642及644之輔 助FET組態。辅助FET 642及644准許輸入接收器在Vref值 之較寬範圍（包括為〇伏特或接近〇伏特之Vref)内操作。 第一輔助PMOS FET 642上拉邏輯NMOS FET 614，該 NMOS FET 614之閘極經組態以接收輸入信號。第一輔助 PMOS FET 644之閘極連接至Vref。第一輔助PMOS FET 642之源極耦接至Vdd，而第一輔助PMOS FET 642之汲極 耦接至邏輯NMOS FET 614之汲極。 第二輔助PMOS FET上拉Vref或第二NMOS FET 630，該 第二NMOS FET 63 0之閘極受控於Vref值。第二輔助PMOS FET 644之閘極亦連接至Vref。第二輔助PMOS FET 644之 源極耦接至Vdd，而第二輔助PMOS FET 644之汲極耦接至 Vref NMOS FET 630之没極。 該等輔助FET以與經組態以支援CMOS邏輯閘時之方式 非常相同的方式操作《即使在Vref值為低或接近0伏特之 131762.doc -14- 條件下，PMOS輔助FET組態操作以供應偏電流給NMOS邏 輯閘。 圖7為Vref可調式自偏壓CMOS接收器700之例示性實施 例之簡化示意圖。圖7之CMOS接收器700之組態類似於圖4 之CMOS接故器之組態。然而，圖7之偽微分接收器700包 括Vref位準偵測器740，而不是僅包括與圖4之例示性偽微 分接收器實施例中相同的輔助NMOS FET組態。 圖7之偽微分輸入接收器700係基於圖2之CMOS接收器》 PMOS FET 112堆疊在NMOS FET 114上，且該兩個FET共 用一共同閘極連接以作為反相器輸入端。

Vref CMOS對係大體上與CMOS反相器並聯地定位。 Vref CMOS 對包括堆疊在NMOS Vref FET 214 上之 PMOS Vref FET 212 » PMOS Vref FET 212及 NMOS Vref FET 214 具有共同閘極連接，該等閘極連接經組態以接收參考電壓 Vref 〇 PMOS Vref FET 212之源極連接與CMOS反相器之PMOS FET 112之源極是共同的該等共同源極連接耦接至上拉 PMOS FET 222之汲極。上拉PMOS FET 222之源極耦接至 Vdd，而閘極耦接至Vref CMOS對之共同汲極連接。 NMOS Vref FET 2 14之源極連接與CMOS反相器之NMOS FET 114之源極是共同的。下拉NMOS FET 224之汲極連接 至共同源極連接且其源極連接至Vss或視情況連接至具備 NMOS功能之FET 124之汲極。下拉NMOS FET 224之閘極 粞接至Vref CMOS對之共同汲極連接。 131762.doc •15· 1375407 1.2 Vdd值的情況下，該Vref範圍大致對應於〇_〇.864伏 特。 圖8a至圖8f為比較各種例示性接收器實施例之效能曲線 之簡圖。圖8a及圖8b分別說明對於圖！、圖4、圖6及圖7之 例示性輸入接收器實施例而言’當將Vref設定為〇 V時， 關於Vin之偏電流及Vout關於Vin的之電壓傳遞函數。如自 圖8a可見’例示性NMOS接收器實施例在nm〇S FET偏壓 至接通條件後繼續導電。

圖8 c及圖8 d分別說明對於圖1、圖4、圖6及圖7之例示性 輸入接收器實施例而言，當將Vref設定為Vdd電壓的近似 一半（對於1.2V之Vdd，其為近似〇,6 V)時，關於Vin之偏電 流及Vout關於Vin的之電壓傳遞函數。圖！之例示性CMOS 接收器實施例不接受Vref值’且因此其效能保持與圖8&及 圖8 b中的相同。 圖8e及圖8f分別說明對於圖1、圖4、圖6及圖7之例示性 輸入接收器實施例而言，當將yref設定為大於Vdd電壓一 半的值時，關於Vin之偏電流及v〇ut關於Vin的之電壓傳遞 函數。在圖8e及圖8f之效能曲線中，Vref之值被設定為近 似 0.8V。

如藉由圖8f之效能曲線可見，僅圖7之偵測vref之CMOS 接收器能夠在維持可接受電流位準的同時緊密追縱〇 8V之 高Vref位準。 圖3至圖4及圖6至圖7之例示性輸入接收器實施例中之每 一者可用作積體電路或模組之介面的輸入接收器。舉例而 131762.doc -17· 言，輸入至記憶體模組或記憶體積體電路之每一位址或資 料可用如本文中所描述之輸入接收器來組態以使得能夠在 Vref及頻率值之寬範圍上操作。 圖9為組態自偏壓CMOS接收器之方法900之例示性實施 例之簡化流程圖。方法900可（例如）在製造或設計具有本文 中所描述之輸入接收器之積體電路時或在組態具有本文中 所描述之輸入接收器之模組時執行。 該方法開始於步驟910,在步驟910中，設計者組態一邏 輯裝置。最普通地，設計者將組態一 CMOS邏輯反相器， 該CMOS邏輯反相器為許多邏輯裝置之基線。然而，該等 方法及輸入接收器例示性實施例不限於CMOS組態，且設 計者可組態（例如）一 NMOS反相器。 設計者進入步驟920且組態Vref邏輯裝置以准許支援變 化的Vref位準。如上所述，該Vref位準可在積體電路外設 定。 該一或多個Vref邏輯裝置包括大體上與邏輯裝置並聯定 位之Vref裝置。在例示性實施例中，Vref CMOS對係大體 上與CMOS反相器並聯地定位，該CMOS反相器為CMOS邏 輯閘。 該等Vref邏輯裝置亦包括上拉FET，諸如上拉PMOS FET，該上拉PMOS FET之閘極受控於Vref CMOS對之共同 汲極連接。該等Vref邏輯裝置亦包括下拉NMOS FET，該 下拉NMOS FET之閘極受控於Vref CMOS對之共同汲極連 接。該上拉FET及該下拉FET控制流經CMOS邏輯閘之電流 131762.doc -18- 設計者進入步驟924且視情況組態一或多個啟用裝置。 該等啟用裝置准許輸入接收器處於非作用高阻抗或端接狀 態。該等啟用裝置亦可經組態以於其輸出端供應恆定邏輯 狀態以在未啟用時提供穩定邏輯輸出且不浮動至中間值。 雖然本文中所說明之例示性實施例實施作用高啟用信號， 但該等啟用裝置可實施以使用作用高或作用低啟用信號來 操作。 在組態該等啟用裝置之後（若有），設計者進入步驟930 且組態一或多個輔助裝置。如圖3至圖4及圖6至圖7之例示 性實施例中所示，該等輔助裝置可包括一或多個PMOS輔 助設備以及一或多個NMOS輔助設備。 每一 PMOS輔助設備可大體上與上拉PMOS FET並聯地定 位且其閘極可受控於Vref值且可操作以上拉邏輯輸出。每 一 NMOS輔助設備可大體上與NMOS下拉FET並聯地定位且 其閘極可耦接至Vref值。 設計者進入步驟940且視情況組態亦可作為偏電流放大 器操作之Vref偵測器。如圖7之例示性實施例t所說明， 該Vref偵測器可包括由Vref值驅動之NMOS閘。NMOS閘之 汲極耦接至PMOS上拉FET。NMOS閘之汲極亦耦接至辅助 PMOS FET之閘極，該輔助PMOS FET不同於可由Vref值驅 動之其他輔助PMOS FET。 辅助FET之使用使輸入接收器能夠在Vref值之較寬範圍 上操作。當Vref值為低時（諸如，當Vref接近或為0伏特 131762.doc -19· 時），上拉輔助PM〇S FET准許電流在邏輯裝置中流動。當 Vref值比慣用的高時，下拉輔助FET幫助下拉低的輸出邏 輯位準。 本文中描述用於實施能夠在大的Vref值範圍上且在寬頻 率範圍上操作的輸入接收器之設備及方法。與具有輸入接 收器（每一者已針對Vref及操作頻率之特定範圍最佳化）之 若干並聯組態之習知教示相比，具備寬範圍Vref#能之輸 入接收器准許使用單一輸入接收器。 熟習此項技術者應瞭解’資訊及信號可使用許多不同的 工藝及技術中之任一者來表示。舉例而言，以上整個描述 中所提及之資料、指令、命令、資訊、信號、位元、符號 及碼片可藉由電壓、電流、電磁波、磁場或磁粒子、光場 或光粒子或其任何組合來表示。 熟習此項技術者應進一步瞭解，結合本文中所揭示之實 施例描述之各種說明性邏輯區塊、模組、電路及演算法步 驟可實施為電子硬體、電腦軟體或兩者之組合。為清楚說 明硬體與軟體之此互換性，已在上文中就各種說明性組 件 '區塊、模組、電路及步驟之功能性對其加以大體描 述。此功能性是實施為硬體還是軟體取決於特定應用及施 加於整個系統之設計限制。熟習此項技術者可以各種方式 為每一特定應用實施所述功能性，但此等實施決策不應被 解釋為導致脫離本發明之例示性實施例之範疇。 結合本文中所揭示之實施例描述的各種說明性邏輯區 塊、模組及電路可藉由下列各者實施或執行：經設計以執 131762.doc •20- 1375407 订本文中所描述之功能的通用處理器、數位信號處理器 (膽）、特殊應用積體電路（繼）、場可程式化間陣列 (FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、 離散硬體組件或其任何組合。通用處理器可為微處理器， 但在替代射，處判可為㈣f知之相^、控 微控制器或狀態機。處理器亦可實施為計算裝置之組合， 例如DSP與微處理器之組合 核心的一或多個微處理器，

結合DSP

、複數個微處理器、 或任何其他此種組態 結合本文中所揭示之實施例描述的方法或演算法之步驟 可直接具體化於硬體中、具體化於由處理器執行之軟體模 組中或具體化於兩者之組合中。軟體模組可駐留於隨機存 取記憶體（RAM)、快Μ記憶體、唯讀記憶體（R〇M)、電可 程式化唯讀記憶體（EPR_、電可擦可程式化唯讀記憶體 (EEPROM)' Mu、硬碟、抽取式碟 a、cd_r〇m^此 項技術中已知的任何其他形式之儲存媒體中。例示性儲存 媒體搞接至處判，使得該處理^可自期存媒體讀取資 訊及將資訊寫入該儲存媒體。在替代例中，儲存媒體可與 處理器成一體。處理器及儲存媒體可駐留於asic中。 ASIC可駐留於使用者終端機中。在替代例中，處理器及儲 存媒體可作為離散組件駐留於使用者終端機中。 在一或多個例示性實施例中，所描述之功能可實施於硬 體、軟體、韌體或其任何組合中》若實施於軟體中，則該 等功能可作為一或多個指令或程式碼而儲存於電腦可讀媒 體上或經由該電腦可讀媒體傳輸。電腦可讀媒體包括電腦 131762.doc •21 - 1375407 儲存媒體及通信媒體（包括促進電腦程式自-位置轉移至 另位置的任何媒體）。儲存媒體可為可由電腦存取之任 何可用媒體。作為實例而非限制，此等電料讀媒體可包 含RAM、R〇M、EEpR〇M、cd r〇m或其他光碟儲存裝 置、磁碟健存袭置或其他磁性储存裝置，或可用於載運或 儲存呈扣7或貝料結構之形式之所要程式碼且可由電腦存 取的任何其他媒體。又’可恰當地將任何連接稱為電腦可 讀媒體。舉例而言，若使用同抽電镜、光纖電境、雙絞 線、數位用戶線（DSL)或諸如紅外線、無線電及微波之無 線技術自..用站、词服II或其他遠端源傳輸軟體，則同轴電 纜、光纖電纜、雙絞線、DSL或諸如紅外線、無線電及微 波之無線技術包括於媒體之定義中^如本文巾所用，磁碟 及碟片包括緊密碟片（CD)、雷射碟片、光碟、數位化通用 碟片（DVD)、軟性磁碟及藍光碟片，纟中磁碟通常磁性地 再現資料，而碟片使用雷射來光學地再現資料。上述各者 之組合亦應包括於電腦可讀媒體之範疇内。 提供所揭示之例示性實施例之先前描述以使熟習此項技 術者能進行或使用本發明。熟習此項技術者將易於瞭解此 等例示性實施例之各種修改，且在不脫離本發明之精神或 範疇之情況下，本文中所定義之一般原理可應用於其他實 施例。因此，本發明不欲限於本文中所展示之實施例，而 應符合與本文中所揭示之原理及新穎特徵相一致的最廣範 嘴。 【圖式簡單說明】 131762.doc •22- 1375407 圖1為不支援Vref之CMOS接收器之例示性實施例之簡化 示意圖。 圖2為支援Vref之偽微分接收器之例示性實施例之簡化 示意圖。 圖3為Vref可調式自偏壓偽微分接收器之例示性實施例 之簡化示意圖。 圖4為Vref可調式自偏壓偽微分接收器之例示性實施例 之簡化示意圖。

圖5a至圖5f為比較各種例示性接收器實施例之效能曲線 之簡圖。 圖6為Vref可調式自偏壓NMOS偽微分接收器之例示性實 施例之簡化示意圖。 圖7為Vref可調式自偏壓偽微分接收器之例示性實施例 之簡化示意圖。

圖8a至圖8f為比較各種例示性接收器實施例之效能曲線 之簡圖。 圖9為自偏壓偽微分接收器之方法之例示性實施例之簡 化流程圖。 【主要元件符號說明】 100 習知CMOS接收器

112 PMOS FET

114 NMOS FET

122 具備PMOS功能之FET

124 具備NMOS功能之FET 131762.doc •23- 1375407 ' 200 . 212 214 222 224 300 310 400 ♦ 420 422 424 430 600 614 622 624

630 632 634 642 644 700 712

偽微分接收器 PMOS Vref FET NMOS Vref FET 上拉 PMOS FET 下拉 NMOS FET

Vref可調式自偏壓偽微分輸入接收器

輔助 PMOS FET 偽微分輸入接收器 NMOS輔助組態

NMOS FET

NMOS FET 作用輸入端子

Vref可調式NMOS接收器

第一 NMOS FET

具備PMOS功能之FET

具備NMOS功能之FET

第二 NMOS FET

第一 PMOS上拉FET

第二PMOS上拉FET

輔助FET

輔助FET

Vref可調式自偏壓CMOS接收器 第一輔助PMOS FET 第二輔助PMOS FET 714 131762.doc -24- 1375407

740 Vref位準偵測器

742 NMOS FET

744 具備NMOS功能之FET

746 PMOS 上拉 FET 131762.doc -25-

Claims (1)

1375407 咖月kr曰修正替換頁 十、申請專利範圍： 第097120379號專利申請案 中文申請專利範圍替換本(101年3月） 1. 一種具備可變範圍邏輯臨限值功能之輸入接收器設備， 該設備包含： 一邏輯裝置； 一邏輯臨限值組態，其並聯耦接至該邏輯裝置，且經 組態以接收一可變邏輯臨限值且針對該邏輯臨限值組態 該邏輯裝置；及 一輔助裝置，其經組態以接收該可變邏輯臨限值且經 組態以將一偏電流路徑從一電力供應器提供給該邏輯裝 置，該偏電流路徑不同於一由該邏輯臨限值組態從該電 力供應器提供給該邏輯裝置之偏電流路徑。 2 ·如請求項1之設備’其進一步包含一邏輯臨限值偵測 器，該邏輯臨限值偵測器經組態以接收該邏輯臨限值且 基於該可變邏輯臨限值將一額外偏電流路徑提供給該邏 輯裝置。 3.如請求項2之設備，其中該邏輯臨限值偵測器包含： 一 NMOS FET ’其具有一經組態以接收該邏輯臨限值 之閘極； 一 POMS上拉FET，該PMOS上拉FET之一閘極與一汲 極是共同的，且該PM0S上拉FET具有一耦接至一電壓供 應源之源極，且其中該汲極耦接至該NMOS FET之一汲 極。 4.如請求項1之設備’其進一步包含一啟用裝置，該啟用 裝置經組態以接收一啟用控制信號且經組態以基於該啟 131762-1010314.doc 1375407 ί。啤嗍1v曰修正替換頁 用控制信號之一狀態而選擇性地禁止偏電流在該邏輯裝 置中之流動。 5. 如請求項1之設備，其中該邏輯裝置包含一 CMOS反相 器。 6. 如請求項5之設備，其中該邏輯臨限值組態包含： 一 Vref CMOS對，該 Vref CMOS對之一 VrefPMOS 源極 與該CMOS反相器之一 PMOS源極是共同的； 一 Vref NMOS源極，其與該CMOS反相器之一NMOS源 極是共同的； 一PMOS上拉FET，其具有一耦接至該Vref CMOS對之 一共同汲極之閘極且經耦接以上拉該共同PMOS源極連 接；及 一 CMOS下拉FET，其具有一耦接至該Vref CMOS對之 該共同汲極之閘極且經耦接以下拉該共同NMOS源極連 接。 7. 如請求項5之設備，其中該輔助裝置包含一辅助PMOS FET，該輔助PM〇S FET具有一耦接至該邏輯臨限值之閘 極且經組態以上拉該CMOS對之一 PMOS FET之一源極連 接。 8. 如請求項5之設備，其中該輔助裝置包含一輔助NMOS FET，該辅助NMOS FET具有一耦接至該邏輯臨限值之 閘極且經組態以下拉該CMOS對之一NMOS FET之一源極 連接。 9. 如請求項5之設備，其進一步包含一邏輯臨限值偵測 131762-1010314.doc 1375407 丨。年。卵相修正替換頁 v . 器，該邏輯臨限值偵測器經組態以接收該邏輯臨限值且 基於該邏輯臨限值之一值而將一額外偏電流路徑提供給 該邏輯裝置。 10.如請求項1之設備，其中該邏輯裝置包含一 NMOS反相 器。 11. 如請求項10之設備，其中該邏輯臨限值組態包含： 一 Vref NMOS FET，其具有一經組態以接收該邏輯臨 限值之閘極，且該Vref NMOS FET之一源極與該NMOS 反相器之一源極是共同的； 一第一 PMOS上拉FET，其具有一耦接至Vdd之源極， 及一耦接至該NMOS反相器之該汲極之汲極； 一第二PMOS上拉FET，其具有一耦接至Vdd之源極， 及一耦接至該Vref NMOS FET之一汲極之汲極連接。 12. 如請求項11之設備，其中該第一PMOS上拉FET具有一耦 接至該Vref NMOS FET之一汲極之閘極。 13. 如請求項11之設備，其中該第一 PMOS上拉FET具有一耦 接至該NMOS反相器之一汲極之閘極。 14. 如請求項11之設備，其中該第二PMOS上拉FET具有一耦 接至該Vref NMOS FET之該汲極之閘極。 15. 如請求項11之設備，其中該第二PMOS上拉FET具有一耦 接至該NMOS反相器之一汲極之閘極。 16. —種積體電路，其具有如請求項1之具備可變範圍邏輯 臨限值功能之輸入接收器設備。 17. —種具備可變範圍邏輯臨限值功能之輸入接收器設備， 131762-1010314.doc 1375407 * «·. , ί。!年。〕月4曰修iE潜換頁 該設備包含： 一 CMOS反相器； 一 Vref CMOS對，其包含： 一 Vref PMOS FET，該 Vref PM〇S FET之一源極與該 CMOS反相器之一PMOS源極是共同的；及 一 Vref NMOS FET，該 Vref NMOS FET之一汲極與 該Vref PMOS FET之一汲極是共同的，該Vref NMOS FET之一源極與該CMOS反相器之一NMOS源極之一源極 是共同的且經組態以接收一邏輯臨限值； 一PMOS上拉FET，其具有一耦接至該Vref CMOS對之 一共同源極以形成一共同源極連接之閘極且經耦接以上 拉該Vref CMOS對； 一 NMOS下拉FET，其具有一耦接至該Vref CMOS對之 共同汲極之閘極且經耦接以下拉該共同NMOS源極連 接；及 一輔助PMOS FET，其具有一經組態以接收該邏輯臨 限值之閘極且經組態以上拉該共同源極連接。 18. 如請求項17之設備，其進一步包含一啟用裝置，該啟用 裝置經組態以接收一啟用控制信號且經組態以基於該啟 用控制信號之一狀態選擇性地禁止偏電流在該CMOS反 相器中之流動。 19. 如請求項1 7之設備，其進一步包含一邏輯臨限值偵測 器，該邏輯臨限值偵測器經組態以接收該邏輯臨限值且 基於該邏輯臨限值而將一額外偏電流路徑提供給該 131762-1010314.doc 1375407 曰修正替換頁 CMOS反相器。 20.如請求項19之設備’其中該邏輯臨限值偵測器包含： 一 NMOS FET，其具有一經組態以接收該邏輯臨限值 之閘極及一耦接至地之源極； 一 PMOS上拉FET ’該PMOS上拉FET之一閘極與一汲 極是共同的，且該PM0S上拉FET具有一耦接至一電壓供 應源之源極’且其中該汲極耦接至該NMOS FET之一沒 極； 一辅助PMOS FET，其具有一耦接至該電壓供應源之 源極、一經耦接以上拉該Vref CMOS對之汲極及一麵接 至該NMOS FET之該汲極之閘極。 21. —種積體電路，其具有如請求項20之具備可變範圍邏輯 臨限值功能之輸入接收器設備。 22. —種組態一自偏壓邏輯輸入接收器之方法，該方法包 含： 組態一邏輯裝置； 組態邏輯臨限值裝置以接收一可變邏輯臨限值且針對 該邏輯臨限值組態該邏輯裝置；及 組態一輔助裝置以接收該可變邏輯臨限值，且該辅助 裝置經組態以將一偏電流路徑從一電力供應器提供給該 邏輯裝置’該偏電流路徑不同於一由該等邏輯臨限值裝 置從該電力供應器提供給該邏輯裝置之偏電流路徑。 23_如請求項22之方法’其進一步包含組態一邏輯臨限值偵 測器以接收該邏輯臨限值且基於該邏輯臨限值之一值而 131762-1010314.doc 1375407 |。1年。)聊時正替換頁丨 將一額外偏電流路徑提供給該邏輯裝置。 24. 如請求項22之方法，其中組態該邏輯裝置包含組態一 CMOS反相器。 25. 如請求項24之方法，其中組態邏輯臨限值裝置包含組態 一大體上與該CMOS反相器並聯之Vref CMOS對。 26. 如請求項24之方法，其中組態該辅助裝置包含組態一辅 助PMOS FET，該輔助PMOS FET具有一耦接至該邏輯臨 限值之閘極且經組態以上拉該CMOS反相器之一 PMOS FET之一源極連接。 27. —種具備可變範圍邏輯臨限值功能之輸入接收器設備， 該設備包含： 一 CMOS反相器； - 用於接收一可變邏輯臨限值且針對該邏輯臨限值組態 該CMOS反相器之構件；及 用於接收該可變邏輯臨限值且將一偏電流路徑從一電 力供應器提供給該CMOS反相器之構件，該偏電流路徑 不同於一由用於接收一可變邏輯臨限值之該構件從該電 力供應器提供給該CMOS反相器之偏電流路徑。 28. 如請求項27之設備，其進一步包含用於接收該邏輯臨限 值且基於該可變邏輯臨限值而將一額外偏電流路徑提供 給該CMOS反相器之構件。 13I762-1010314.doc