Claims (1)
Преобразователь параллельного кода в последовательный, содержащий счетчик, сдвигатель, вход запуска, выход последовательного кода сообщения, являющийся выходом сдвигателя, выход синхроимпульсов сопровождения сообщения и n-разрядный информационный кодовый вход, являющийся информационным кодовым входом сдвигателя, отличающийся тем, что он содержит три элемента И-НЕ, триггер пуска, компаратор, элемент ИЛИ-НЕ, шесть элементов И, k= n/8 входов импульсов записи, соединенных с входами импульсов записи сдвигателя и входами первого элемента И, выход которого соединен с входом сброса триггера пуска и первым входом второго элемента И, тактовый вход, соединенный с первыми входами первого и второго элементов И-НЕ и третьего элемента И, выход бита пуска, соединенный с прямым выходом триггера пуска, вторым входом первого элемента И-НЕ и первыми входами четвертого элемента И и элемента ИЛИ-НЕ, m-разрядный (где 2 в степени m не меньше, чем n) программный кодовый вход формата преобразования, являющийся первым информационным кодовым входом компаратора, выход которого соединен с первыми входами третьего элемента И-НЕ и пятого элемента И, программный битовый вход разрешения вставки контрольного бита в конец сообщения, соединенный с первым входом шестого элемента И, выход бита окончания преобразования, являющийся выходом элемента ИЛИ-НЕ, второй вход которого соединен с выходом третьего элемента И-НЕ и третьим входом первого элемента И-НЕ, выход которого соединен с счетным входом счетчика, информационные выходы m младших разрядов которого соединены с вторым информационным кодовым входом компаратора, и выход бита режима преобразования, соединенный с выходом четвертого элемента И и вторыми входами третьего и пятого элементов И, причем выход третьего элемента И соединен с синхровходом сдвигателя и выходом синхроимпульсов сопровождения сообщения преобразователя, вход запуска преобразователя соединен с установочными входами сдвигателя и триггера пуска и вторым входом второго элемента И, выход которого соединен с входом записи счетчика, информационный выход старшего разряда которого соединен с вторыми входами третьего элемента И-НЕ и четвертого элемента И, входы q (q не меньше m) младших разрядов информационного кодового входа преобразователя соединены с информационными входами младших разрядов счетчика, информационный вход старшего разряда которого соединен с шиной логического нуля (корпусом) преобразователя и информационным входом триггера пуска, синхровход которого соединен с выходом второго элемента И-НЕ, второй вход которого соединен с выходом пятого элемента И и вторым входом шестого элемента И, выход которого соединен с управляющим входом сдвигателя, который содержит два элемента ИЛИ, k байтовых регистров с асинхронным параллельным вводом и синхронизирующим последовательным выводом кодов младшими разрядами вперед, два элемента НЕ, седьмой и восьмой элементы И, и триггер контрольного бита, вход установки которого является входом установки сдвигателя, входы n-разрядного информационного кодового входа которого соединены с информационными параллельными входами регистров сдвигателя так, что первый регистр является младшим, а k-ый регистр старшим, последовательный выход которого через все предыдущие регистры связан с последовательным входом первого регистра, прямой последовательный выход которого соединен с последовательным входом k-го регистра и первым входом седьмого элемента И, выход которого соединен с входом первого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, а выход первого элемента ИЛИ является выходом сдвигателя, k входов импульсов записи которого соответственно соединены с асинхронными входами записи регистров с первого по k-ый, синхровход сдвигателя связан через первый элемент НЕ с синхровходами всех регистров и первым входом второго элемента ИЛИ, второй вход которого соединен с инверсным последовательным выходом первого регистра, а выход соединен с синхровходом триггера контрольного бита, вход сброса которого соединен с шиной логической единицы преобразователя, управляющий вход сдвигателя соединен с первым входом восьмого элемента И и связан через второй элемент НЕ с вторым входом седьмого элемента И, второй вход восьмого элемента И соединен с прямым выходом триггера контрольного бита, инверсный выход которого соединен с его информационным входом, а инверсные входы разрешения сдвига всех регистров соединены с шиной логического нуля преобразователя.A parallel to serial converter comprising a counter, a shifter, a trigger input, a serial message code output, which is a shifter output, a message tracking clock output and an n-bit information code input, which is a shifter information code input, characterized in that it contains three AND elements -NOT, start trigger, comparator, OR-NOT element, six AND elements, k = n / 8 inputs of write pulses connected to the inputs of the write pulses of the shifter and the inputs of the first AND element, output One of which is connected to the reset trigger reset input and the first input of the second AND element, a clock input connected to the first inputs of the first and second AND elements and the third AND element, the output of the start bit connected to the direct output of the start trigger, the second input of the first AND element -NOT and the first inputs of the fourth element AND and the OR-NOT element, m-bit (where 2 to the power of m is not less than n) program code input of the conversion format, which is the first information code input of the comparator, the output of which is connected to the first inputs of of the third AND-AND element and the fifth AND element, the software bit input of the permission to insert the control bit at the end of the message connected to the first input of the sixth AND element, the output of the conversion end bit, which is the output of the OR-NOT element, the second input of which is connected to the output of the third AND element -NOT and the third input of the first AND-NOT element, the output of which is connected to the counter input of the counter, the information outputs m of the lower digits of which are connected to the second information code input of the comparator, and the output of the conversion mode bit connected to the output of the fourth element And and the second inputs of the third and fifth elements And, and the output of the third element And is connected to the sync input of the shifter and the output of the synchronization pulses of the message of the Converter, the trigger input of the converter is connected to the installation inputs of the shifter and trigger trigger and the second input of the second element And the output of which is connected to the input of the counter record, the information output of the highest level of which is connected to the second inputs of the third AND element and the fourth AND element, the inputs q (q not less than m) the lower bits of the information code input of the converter are connected to the information inputs of the lower bits of the counter, the information input of the highest bit of which is connected to the logic zero bus (housing) of the converter and the information input of the start trigger, the sync input of which is connected to the output of the second AND-NOT element, the second the input of which is connected to the output of the fifth AND element and the second input of the sixth AND element, the output of which is connected to the control input of the shifter, which contains two OR elements, k by registers with asynchronous parallel input and synchronizing serial output of codes with the least significant bits ahead, two elements of NOT, the seventh and eighth elements of AND, and a trigger of the control bit, the setting input of which is the input of the shifter setting, the inputs of the n-bit information code input of which are connected to the information parallel inputs of the shift registers so that the first register is the lowest, and the kth register is the highest, the serial output of which through all previous registers is connected to the last the first input of the first register, the direct serial output of which is connected to the serial input of the k-th register and the first input of the seventh AND element, the output of which is connected to the input of the first OR element, the second input of which is connected to the output of the eighth AND element, and the output of the first OR element is the output a shifter, k recording pulse inputs of which are respectively connected to the first to kth asynchronous register recording inputs, the shifter sync input is connected via the first element NOT to the sync inputs of all registers and ne the input input of the second OR element, the second input of which is connected to the inverse serial output of the first register, and the output is connected to the sync input of the trigger of the control bit, the reset input of which is connected to the bus of the logical unit of the converter, the control input of the shifter is connected to the first input of the eighth element And and connected through the second element NOT with the second input of the seventh element And, the second input of the eighth element And is connected to the direct output of the control bit trigger, the inverse output of which is connected to its information input the house, and the inverse shift resolution inputs of all the registers are connected to the logical zero bus of the converter.