Claims (1)
Преобразователь кода Грея в параллельный двоичный код, содержащий распределитель импульсов, установочный и тактовый входы которого являются соответственно установочным и тактовым входами преобразователя, информационные элементы И, первые входы которых подключены к записывающим выходам распределителя импульсов, регистр, информационные входы разрядов которого соединены с выходами информационных элементов И, элементы И-ИЛИ, первые и вторые входы которых подключены соответственно к прямому и инверсному выходам разрядов регистра, а выходы являются выходами разрядов преобразователя, кроме младшего разряда, триггер, счетный вход которого является информационным входом преобразователя, а прямой выход соединен со вторыми входами информационных элементов И, управляющий элемент И, первый и второй входы которого подключены соответственно к прямому выходу триггера и считывающему выходу распределителя импульсов, элемент ИЛИ, выход которого соединен с установочными входами разрядов регистра, и элемент задержки, выход которого подключен к первому входу элемента ИЛИ, а вход соединен с третьими входами элементов ИЛИ, отличающийся тем, что считывающий выход распределителя импульсов подключен ко входу элемента задержки и к третьим и четвертым входам элементов И-ИЛИ, пятый и шестой входы которых соединены соответственно с прямым и инверсным выходами триггера, установочный вход которого подключен к выходу элемента ИЛИ, второй выход которого объединен с установочным входом преобразователя, при этом выход управляющего элемента И является выходом младшего разряда преобразователя.Gray code converter into a parallel binary code containing a pulse distributor, the installation and clock inputs of which are the converter setup and clock inputs, information elements And, the first inputs of which are connected to the recording outputs of the pulse distributor, a register, information inputs of which bits are connected to the outputs of information elements AND, AND-OR elements, the first and second inputs of which are connected respectively to the direct and inverse outputs of the register bits, and the outputs The odes are the outputs of the bits of the converter, in addition to the least significant bit, a trigger, the counting input of which is the information input of the converter, and the direct output is connected to the second inputs of the information elements AND, the control element And, the first and second inputs of which are connected respectively to the direct output of the trigger and the reading output of the distributor pulses, an OR element, the output of which is connected to the setting inputs of the register bits, and a delay element, the output of which is connected to the first input of the OR element, and the input with is single with the third inputs of the OR elements, characterized in that the reading output of the pulse distributor is connected to the input of the delay element and to the third and fourth inputs of the AND-OR elements, the fifth and sixth inputs of which are connected respectively to the direct and inverse outputs of the trigger, the installation input of which is connected to the output of the OR element, the second output of which is combined with the installation input of the converter, while the output of the control element AND is the low-order output of the converter.