Claims (1)
Система управления конвертацией данных в информационной сети Государственного регистра населения, содержащая первый регистр, информационный вход которого является первым информационным входом системы, а одни выходы первого регистра являются первым информационным выходом системы, первый элемент ИЛИ, входы которого подключены к выходам соответствующих элементов И первой группы, а выход соединен с входом первого элемента задержки, выход которого подключен к входу второго элемента задержки и к синхронизирующему входу второго регистра, выход которого является вторым информационным выходом системы, третий элемент задержки, вход которого подключен к выходу второго элемента задержки, являющемуся первым синхронизирующим выходом системы, а выход соединен с установочными входами первого и второго регистров и с установочным входом первого триггера, первый элемент И, один вход которого является первым синхронизирующим входом системы, другой подключен к инверсному выходу первого триггера, а выход соединен с синхронизирующим входом первого регистра, с единичным входом первого триггера и с одним входом третьего элемента задержки, третий регистр, один информационный вход которого является вторым информационным входом системы, синхронизирующий вход является вторым синхронизирующим входом системы, а одни выходы подключены к соответствующим входам элементов И второй группы, другие входы которых соединены с выходом четвертого элемента задержки, вход которого подключен к второму синхронизирующему входу системы, а выход соединен со входом пятого элемента задержки, выход которого подключен кA data conversion management system in the information network of the State Register of Population, containing the first register, the information input of which is the first information input of the system, and one of the outputs of the first register is the first information output of the system, the first OR element, the inputs of which are connected to the outputs of the corresponding elements of the first group, and the output is connected to the input of the first delay element, the output of which is connected to the input of the second delay element and to the synchronizing input of the second register, the output of which is the second information output of the system, the third delay element, the input of which is connected to the output of the second delay element, which is the first synchronizing output of the system, and the output is connected to the installation inputs of the first and second registers and to the installation input of the first trigger, the first element And, one input which is the first synchronizing input of the system, the other is connected to the inverse output of the first trigger, and the output is connected to the synchronizing input of the first register, with a single input of the first about the trigger and with one input of the third delay element, the third register, one information input of which is the second information input of the system, the synchronizing input is the second synchronizing input of the system, and one output is connected to the corresponding inputs of the elements AND of the second group, the other inputs of which are connected to the output of the fourth a delay element, the input of which is connected to the second synchronizing input of the system, and the output is connected to the input of the fifth delay element, the output of which is connected to
установочному входу третьего регистра, первый дешифратор, входы которого соединены с соответствующими выходами третьего регистра, а выходы подключены к соответствующим входам элементов И второй группы, выходы которых являются третьим информационным выходом системы, третью группу элементов И, выходы которых подключены к входам второго элемента ИЛИ, шестой элемент задержки, вход которого соединен с выходом второго элемента задержки, а выход подключен к установочным входам первого и второго регистров и первого триггера, первый и второй блоки памяти, второй элемент И, и седьмой элемент задержки, отличающаяся тем, что она содержит второй дешифратор, входы которого подключены к соответствующим выходам первого регистра, а выходы соединены с одними входами элементов И первой группы, другие входы которых подключены к выходу второго элемента И, входы которого соединены с выходом третьего элемента задержки и с прямым выходом первого триггера, а выходы подключены к соответствующим входам считывания первого блока памяти, выходы которого подключены к информационным входам второго регистра, четвертый регистр, информационный вход которого является третьим информационным входом системы, установочный вход подключен к выходу пятого элемента задержки, одни выходы четвертого регистра являются четвертым информационным выходом системы, а другие подключены к другим информационным входам третьего регистра, третий элемент И, один вход которого является третьим синхронизирующим входом системы, другой соединен с инверсным выходом первого триггера, а выход подключен к синхронизирующему входу четвертого регистра, а выход соединен с входом седьмого элемента задержки, второй триггер, единичный вход которого подключен к выходу третьего элемента И, аthe installation input of the third register, the first decoder, the inputs of which are connected to the corresponding outputs of the third register, and the outputs are connected to the corresponding inputs of the elements of the second group, the outputs of which are the third information output of the system, the third group of AND elements, the outputs of which are connected to the inputs of the second OR element, the sixth delay element, the input of which is connected to the output of the second delay element, and the output is connected to the installation inputs of the first and second registers and the first trigger, the first and second memory locks, the second And element, and the seventh delay element, characterized in that it contains a second decoder whose inputs are connected to the corresponding outputs of the first register, and the outputs are connected to one of the inputs of the And elements of the first group, the other inputs of which are connected to the output of the second And element whose inputs are connected to the output of the third delay element and with the direct output of the first trigger, and the outputs are connected to the corresponding read inputs of the first memory block, the outputs of which are connected to the information inputs of the second register, the fourth register, the information input of which is the third information input of the system, the installation input is connected to the output of the fifth delay element, some outputs of the fourth register are the fourth information output of the system, and others are connected to other information inputs of the third register, the third element is And, one input of which is the third clock input of the system, the other is connected to the inverse output of the first trigger, and the output is connected to the clock input of the fourth register, and the output oedinen to the input of the seventh delay element, the second trigger unit whose input is connected to the output of the third AND gate, and
установочный вход соединен с выходом пятого элемента задержки, четвертый элемент И, входы которого соединены с выходом седьмого элемента задержки и с прямым выходом второго триггера, а выход подключен к одним входам элементов И третьей группы, третий дешифратор, входы которого соединены с соответствующими выходами четвертого регистра, а выходы подключены к соответствующим входам элементов И третьей группы, выходы которых соединены с соответствующими входами считывания второго блока памяти, восьмой элемент задержки, вход которого соединен с выходом второго элемента ИЛИ, пятый регистр, информационные входы которого подключены к выходу второго блока памяти, синхронизирующий вход соединен с выходом восьмого элемента задержки, установочный вход подключен к выходу пятого элемента задержки, а выход является пятым информационным выходом системы, и девятый элемент задержки, вход которого соединен с выходом восьмого элемента задержки, а выход является вторым синхронизирующим выходом системы.the installation input is connected to the output of the fifth delay element, the fourth element And, the inputs of which are connected to the output of the seventh delay element and with the direct output of the second trigger, and the output is connected to one of the inputs of the elements of the third group, the third decoder, the inputs of which are connected to the corresponding outputs of the fourth register and the outputs are connected to the corresponding inputs of the AND elements of the third group, the outputs of which are connected to the corresponding read inputs of the second memory block, the eighth delay element, the input of which is connected nen with the output of the second OR element, the fifth register, the information inputs of which are connected to the output of the second memory block, the synchronizing input is connected to the output of the eighth delay element, the installation input is connected to the output of the fifth delay element, and the output is the fifth information output of the system, and the ninth delay element the input of which is connected to the output of the eighth delay element, and the output is the second synchronizing output of the system.