Claims (1)
Система управления идентификацией и конвертацией форматов объектов текстовых документов, содержащее первую и вторую группы элементов И, одни входы которых являются первым и вторым информационными входами системы соответственно, другие входы подключены к выходу первого элемента И, а выходы соединены с информационными входами первого и второго регистров соответственно, выходы которых являются первым и вторым информационными выходами системы, третий регистр, информационный вход которого является третьим информационным входом системы, синхронизирующий вход первым синхронизирующим входом системы, а выход является третьим синхронизирующим выходом системы, первый элемент задержки, вход которого подключен к первому синхронизирующему входу системы, а выход соединен с одними входами первого и второго элементов И, второй элемент задержки, вход которого подключен к выходу первого элемента И а выход соединен с синхронизирующими входами первого и второго регистров, установочные входы которых подключены к выходу первого элемента ИЛИ, второй элемент ИЛИ, выход которого соединен с установочным входом третьего регистра, третья и четвертая группы элементов И, одни входы которых являются третьим и четвертым информационными входами системы, а выходы соединены с информационными входами четвертого и пятого регистров соответственно, шестой и седьмой регистры, информационные входы которых подключены к выходам первого и второго блоков памяти соответственно, а выходы являются четвертым и пятымA control system for the identification and conversion of formats of text document objects containing the first and second groups of AND elements, one of whose inputs are the first and second information inputs of the system, respectively, other inputs are connected to the output of the first And element, and the outputs are connected to the information inputs of the first and second registers, respectively the outputs of which are the first and second information outputs of the system, the third register, the information input of which is the third information input of the system, the clock input is the first clock input of the system, and the output is the third clock output of the system, the first delay element, the input of which is connected to the first clock input of the system, and the output is connected to one of the inputs of the first and second elements And, the second delay element, the input of which is connected to the output of the first AND element and the output is connected to the synchronizing inputs of the first and second registers, the installation inputs of which are connected to the output of the first OR element, the second OR element, the output of which is connected with the installation input of the third register, the third and fourth groups of AND elements, one of whose inputs are the third and fourth information inputs of the system, and the outputs are connected to the information inputs of the fourth and fifth registers, respectively, the sixth and seventh registers, the information inputs of which are connected to the outputs of the first and the second memory blocks, respectively, and the outputs are the fourth and fifth
информационными выходами системы, третий элемент ИЛИ, выход которого соединен с установочным входом четвертого регистра, третий, четвертый, пятый и шестой элементы задержки, отличающаяся тем, что она содержит первый дешифратор, вход которого соединен с выходом третьего регистра, а выходы подключены к другим входам первого и второго элементов И, первый триггер, единичный вход которого соединен с выходом первого элемента И, установочный вход подключен к выходу первого элемента ИЛИ, а прямой выход соединен с другими входами элементов И первой, второй и третьей групп, третий элемент И, один вход которого является вторым синхронизирующим входом системы, другой вход подключен к прямому выходу первого триггера, а выход соединен с синхронизирующим входом четвертого регистра и с третьим элементом задержки, пятую группу элементов И, одни входы которых подключены к выходу третьего элемента задержки, а выходы соединены с входами считывания первого блока памяти, четвертый элемент И, один вход которого подключен к выходу третьего элемента задержки, а выход соединен с одними входами первого, второго и третьего элементов ИЛИ, второй дешифратор, входы которого подключены к выходам четвертого регистра, а выходы подключены к другим входам элементов И пятой группы и четвертого элемента И соответственно, четвертый элемент ИЛИ, входы которого соединены с входами соответствующих элементов И пятой группы, а выход соединен с входом четвертого элемента задержки, выход которого подключен к синхронизирующему входу шестого регистра, пятый элемент ИЛИ, выход которого подключен к установочному входу шестого регистра и к другим входам первого и второго элементов ИЛИ, второй триггер, единичный вход которого соединен с выходом четвертого элемента ИЛИ, установочный вход подключен к выходу пятого элемента ИЛИ, аinformation outputs of the system, the third OR element, the output of which is connected to the installation input of the fourth register, the third, fourth, fifth and sixth delay elements, characterized in that it contains a first decoder, the input of which is connected to the output of the third register, and the outputs are connected to other inputs the first and second AND elements, the first trigger, the single input of which is connected to the output of the first AND element, the installation input is connected to the output of the first OR element, and the direct output is connected to other inputs of the AND elements th, second and third groups, the third element And, one input of which is the second synchronizing input of the system, the other input is connected to the direct output of the first trigger, and the output is connected to the synchronizing input of the fourth register and the third delay element, the fifth group of elements And, one inputs which are connected to the output of the third delay element, and the outputs are connected to the read inputs of the first memory block, the fourth AND element, one input of which is connected to the output of the third delay element, and the output is connected to one of the inputs of the second, third and third OR elements, a second decoder whose inputs are connected to the outputs of the fourth register, and the outputs are connected to other inputs of the AND elements of the fifth group and the fourth AND element, respectively, the fourth OR element, whose inputs are connected to the inputs of the corresponding elements of the fifth group, and the output is connected to the input of the fourth delay element, the output of which is connected to the synchronizing input of the sixth register, the fifth OR element, the output of which is connected to the installation input of the sixth register and to other inputs m of the first and second OR elements, a second trigger, a single input of which is connected to the output of the fourth OR element, the installation input is connected to the output of the fifth OR element, and
прямой выход подключен к другим входам элементов И четвертой группы, пятый элемент И, один вход которого является третьим синхронизирующим входом системы, другой подключен к прямому выходу второго триггера, а выход соединен с синхронизирующим входом пятого регистра и с входом пятого элемента задержки, шестую группу элементов И, одни входы которых подключены к выходу пятого элемента задержки, а выходы соединены с входами считывания второго блока памяти, шестой элемент И, один вход которого подключен к выходу пятого элемента задержки, а выход соединен с другим входом третьего и одним входом пятого элементов ИЛИ, третий дешифратор, входы которого подключены к выходам пятого регистра, а выходы подключены к другим входам элементов И шестой группы и шестого элемента И соответственно, шестой элемент ИЛИ, входы которого соединены с выходами соответствующих элементов И пятой группы, а выход соединен с входом шестого элемента задержки, выход которого подключен к синхронизирующему входу седьмого регистра, седьмой элемент задержки, вход которого соединен с выходом шестого элемента задержки, а выход является сигнальным выходом системы и восьмой элемент задержки, вход которого подключен к выходу седьмого элемента задержки, а выход соединен с установочными входами пятого и седьмого регистров и с другими входами третьего и пятого элементов ИЛИ.the direct output is connected to other inputs of the AND elements of the fourth group, the fifth AND element, one input of which is the third synchronizing input of the system, the other is connected to the direct output of the second trigger, and the output is connected to the synchronizing input of the fifth register and the input of the fifth delay element, the sixth group of elements And, one of whose inputs is connected to the output of the fifth delay element, and the outputs are connected to the read inputs of the second memory block, the sixth element is AND, one input of which is connected to the output of the fifth delay element, and you One is connected to another input of the third and one input of the fifth OR element, a third decoder whose inputs are connected to the outputs of the fifth register, and the outputs are connected to other inputs of the AND elements of the sixth group and the sixth AND element, respectively, the sixth OR element, the inputs of which are connected to the outputs of the corresponding elements And the fifth group, and the output is connected to the input of the sixth delay element, the output of which is connected to the synchronizing input of the seventh register, the seventh delay element, the input of which is connected to the output of the sixth element delays, and the output is the signal output of the system and the eighth delay element, the input of which is connected to the output of the seventh delay element, and the output is connected to the installation inputs of the fifth and seventh registers and with other inputs of the third and fifth OR elements.