Claims (1)
Информационно-аналитическая система Государственного регистра населения, содержащая первый регистр, информационный вход которого является первым информационным входом системы, синхронизирующий вход является первым синхронизирующим входом системы, а выходы первого регистра являются первым информационным выходом системы, первый селектор адреса, информационные входы которого подключены к соответствующим выходам второго регистра, синхронизирующий вход соединен с выходом первого элемента ИЛИ, выход которого соединен с синхронизирующим входом второго регистра, третий регистр, информационные входы которого соединены с информационными выходами первого селектора адреса, синхронизирующий выход которого подключен к синхронизирующему входу третьего регистра, первую группу элементов ИЛИ, входы которых соединены с соответствующими выходами элементов И первой и второй групп, а выходы соединены с информационными входами второго регистра, вторую группу элементов ИЛИ, входы которых соединены с соответствующими выходами элементов И третьей и четвертой групп, а выходы подключены к информационным входам четвертого регистра, синхронизирующий вход которого соединен с выходом второго элемента ИЛИ, первый элемент задержки, вход которого подключен к первому синхронизирующему входу системы, а выход соединен с одним входом первого элемента И, а выход подключен к одному входу первого элемента ИЛИ, первый триггер, единичный вход которого соединен с первым синхронизирующим входом системы, прямой выход подключен к другому входу первого элемента И и к одним входам элементов И первой и четвертой групп, другие входы которых соединены с соответствующими выходами первого регистра, инверсный выход первого триггера подключен к одним входам элементов И второй и третьей групп, другие входы которых являются вторым и третьим информационными входами системы соответственно, второй селектор адреса, информационные входы которого соединены с выходами четвертого регистра, информационные выходы подключены к информационным входам пятого регистра, синхронизирующий выход соединен с синхронизирующим входом пятого регистра и с входом второго элемента задержки, а выход пятого регистра является третьим информационным выходом системы, второй элемент И, один вход которого является вторым синхронизирующим входом системы, другой вход соединен с инверсным выходом первого триггера, а выход подключен к другому входу первого элемента ИЛИ, выход которого соединен с одним входом второго элемента ИЛИ, третий элемент И, один вход которого подключен к прямому выходу первого триггера, другой соединен с выходом второго элемента задержки, а выход является первым синхронизирующим выходом системы, третий элемент задержки, вход которого подключен к выходу третьего элемента И, а выход соединен с установочными входами, первого триггера, первого, третьего и пятого регистров, четвертый элемент И, входы которого подключены к инверсному выходу первого триггера и выходу второго элемента задержки соответственно, а выход соединен с одним входом третьего элемента ИЛИ, четвертый элемент задержки, выход которого подключен к входу пятого элемента задержки, и шестой элемент задержки, отличающееся тем, что она содержит шестой регистр, информационные входы которого являются четвертым информационным входом системы, а синхронизирующий вход подключен к выходу третьего элемента ИЛИ, третий селектор адреса, информационные входы которого соединены с соответствующими выходами шестого регистра, а синхронизирующий вход подключен к выходу третьего элемента ИЛИ, седьмой регистр, информационные входы которого соединены с информационными выходами третьего селектора адреса, синхронизирующий вход подключен к синхронизирующему выходу третьего селектора адреса, установочный вход соединен с выходом пятого элемента задержки, а выходы являются четвертым информационным выходом системы, восьмой регистр, информационные входы которого являются пятым информационным входом системы, а синхронизирующий вход подключен к синхронизирующему выходу третьего селектора адреса выходу, четвертый селектор адреса, информационные входы которого соединены с соответствующими выходами восьмого регистра, синхронизирующий вход подключен к синхронизирующему выходу третьего селектора адреса, а синхронизирующий выход подключен к входу четвертого элемента задержки, выход которого является вторым синхронизирующим выходом системы, девятый регистр, информационные входы которого соединены с информационными выходами четвертого селектора адреса, синхронизирующий вход подключен к синхронизирующему выходу четвертого селектора адреса, установочный вход соединен с выходом пятого элемента задержки, а выходы являются пятым информационным выходом системы, пятый элемент И, один вход которого является третьим синхронизирующим входом системы, другой подключен к инверсному выходу первого триггера, а выход соединен с входом шестого элемента задержки, второй триггер, единичный вход которого подключен к выходу пятого элемента И, установочный вход соединен с синхронизирующим выходом четвертого селектора адреса, а инверсный выход второго триггера подключен к третьему входу второго элемента И, шестой элемент И, входы которого соединены с прямым выходом второго триггера и выходом шестого элемента задержки, а выход подключен к другому входу второго и третьего элементов ИЛИ, и четвертый элемент ИЛИ, входы которого соединены с синхронизирующим выходом первого селектора адреса и выходом шестого элемента И, а выход подключен к синхронизирующему входу второго селектора адреса.The information-analytical system of the State Register of Population, containing the first register, the information input of which is the first information input of the system, the synchronizing input is the first synchronizing input of the system, and the outputs of the first register are the first information output of the system, the first address selector, the information inputs of which are connected to the corresponding outputs second register, the clock input is connected to the output of the first OR element, the output of which is connected to the clock the input of the second register, the third register, the information inputs of which are connected to the information outputs of the first address selector, the synchronizing output of which is connected to the synchronizing input of the third register, the first group of OR elements, the inputs of which are connected to the corresponding outputs of the AND elements of the first and second groups, and the outputs are connected with information inputs of the second register, the second group of OR elements, the inputs of which are connected to the corresponding outputs of the AND elements of the third and fourth groups, and the outputs are connected the information inputs of the fourth register, the synchronizing input of which is connected to the output of the second OR element, the first delay element, the input of which is connected to the first synchronizing input of the system, and the output is connected to one input of the first AND element, and the output is connected to one input of the first OR element, the first trigger, the single input of which is connected to the first synchronizing input of the system, the direct output is connected to another input of the first AND element and to one inputs of the AND elements of the first and fourth groups, other inputs of which ryh are connected to the corresponding outputs of the first register, the inverse output of the first trigger is connected to one of the inputs of the AND elements of the second and third groups, the other inputs of which are the second and third information inputs of the system, respectively, the second address selector, the information inputs of which are connected to the outputs of the fourth register, information outputs connected to the information inputs of the fifth register, the synchronizing output is connected to the synchronizing input of the fifth register and to the input of the second delay element, and the output q of the fifth register is the third information output of the system, the second AND element, one input of which is the second synchronizing input of the system, the other input is connected to the inverse output of the first trigger, and the output is connected to another input of the first OR element, the output of which is connected to one input of the second OR element , the third element And, one input of which is connected to the direct output of the first trigger, the other is connected to the output of the second delay element, and the output is the first synchronizing output of the system, the third element is rzhki, the input of which is connected to the output of the third element And, and the output is connected to the installation inputs of the first trigger, the first, third and fifth registers, the fourth element And, whose inputs are connected to the inverse output of the first trigger and the output of the second delay element, respectively, and the output is connected with one input of the third OR element, the fourth delay element, the output of which is connected to the input of the fifth delay element, and the sixth delay element, characterized in that it contains a sixth register, the information inputs of which are the fourth information input of the system, and the synchronizing input is connected to the output of the third OR element, the third address selector, the information inputs of which are connected to the corresponding outputs of the sixth register, and the synchronizing input is connected to the output of the third OR element, the seventh register, the information inputs of which are connected to information outputs the third address selector, the synchronizing input is connected to the synchronizing output of the third address selector, the installation input is connected to the output of the fifth delay, and the outputs are the fourth information output of the system, the eighth register, the information inputs of which are the fifth information input of the system, and the synchronization input is connected to the synchronizing output of the third address selector output, the fourth address selector, the information inputs of which are connected to the corresponding outputs of the eighth register, synchronizing the input is connected to the synchronizing output of the third address selector, and the synchronizing output is connected to the input of the fourth delay element ki, the output of which is the second synchronizing output of the system, the ninth register, the information inputs of which are connected to the information outputs of the fourth address selector, the synchronizing input is connected to the synchronizing output of the fourth address selector, the installation input is connected to the output of the fifth delay element, and the outputs are the fifth information output of the system , the fifth element And, one input of which is the third synchronizing input of the system, the other is connected to the inverse output of the first trigger, and the output connected to the input of the sixth delay element, the second trigger, a single input of which is connected to the output of the fifth element And, the installation input is connected to the synchronizing output of the fourth address selector, and the inverse output of the second trigger is connected to the third input of the second element And, the sixth element And, the inputs of which are connected with the direct output of the second trigger and the output of the sixth delay element, and the output is connected to another input of the second and third OR elements, and the fourth OR element, the inputs of which are connected to the synchronizing move the first selector and output addresses of the sixth AND gate, and an output connected to the clock input of the second selector addresses.