Claims (1)
Корреляционный дискриминатор времени задержки, содержащий два регистра сдвига, блок сравнения, два триггера, счетчик, элемент Исключающее ИЛИ и два элемента И, информационный вход первого регистра сдвига является первым информационным входом дискриминатора, тактовым входом которого служит тактовый вход второго регистра сдвига, разрядные выходы первого и второго регистров сдвига соединены соответственно с первыми и вторыми входами блока сравнения, входы элемента Исключающее ИЛИ соединены с выходами второго регистра сдвига согласно правилу формирования псевдослучайной последовательности, тактовый вход первого регистра сдвига соединен с выходом первого элемента И, первый вход которого объединен с первым входом второго элемента И и подключен к тактовому входу дискриминатора, управляющим входом которого является установочный вход первого триггера, к управляющему входу дискриминатора подключен обнуляющий вход счетчика, суммирующий вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом второго триггера, разрядные выходы счетчика являются выходами дискриминатора, отличающийся тем, что в него введен мультиплексор, выход которого соединен с информационным входом второго регистра сдвига, первый информационный вход мультиплексора является вторым информационным входом дискриминатора, второй информационный вход мультиплексора соединен с выходом элемента Исключающее ИЛИ, адресный вход мультиплексора соединен с выходом второго триггера, D-вход которого соединен с выходом первого триггера, обнуляющий вход которого соединен с выходом блока сравнения, тактовый вход второго триггера соединен с тактовым входом дискриминатора, а инвертирующий выход второго триггера соединен со вторым входом первого элемента И.The correlation discriminator of the delay time, containing two shift registers, a comparison unit, two triggers, a counter, an exclusive OR element, and two AND elements, the information input of the first shift register is the first information input of the discriminator, the clock input of which is the clock input of the second shift register, the bit outputs of the first and the second shift registers are connected respectively to the first and second inputs of the comparison unit, the inputs of the exclusive OR element are connected to the outputs of the second shift register according to To the formation of a pseudo-random sequence, the clock input of the first shift register is connected to the output of the first element And, the first input of which is combined with the first input of the second element And and connected to the clock input of the discriminator, the control input of which is the installation input of the first trigger, the zero input is connected to the control input of the discriminator counter, the summing input of which is connected to the output of the second element And, the second input of which is connected to the output of the second trigger, bit outputs counter and are discriminator outputs, characterized in that a multiplexer is inserted into it, the output of which is connected to the information input of the second shift register, the first information input of the multiplexer is the second information input of the discriminator, the second information input of the multiplexer is connected to the output of the exclusive-OR element, the address input of the multiplexer is connected to the output of the second trigger, the D-input of which is connected to the output of the first trigger, the zeroing input of which is connected to the output of the comparison unit, the clock input torogo trigger is connected to a clock input of the discriminator and the inverting output of the second flip-flop is coupled to a second input of the first element I.