Claims (1)
Преобразователь фазоманипулированного кода в бинарный код, содержащий генератор импульсов, счетный триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй счетчики, элемент И-НЕ, входную и выходную информационные шины, шину выходных тактовых импульсов, отличающийся тем, что дополнительно введены RS-триггер, элемент И, первый и второй элементы ИЛИ, первый и второй D-триггеры, счетные входы которых объединены и соединены со счетными входами первого и второго счетчика, выходы вторых разрядов которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с выходной информационной шиной, выходы третьих разрядов первого и второго счетчиков соединены с первым и вторым входами второго элемента ИЛИ, выход которого соединен с R-входом RS-триггера и с R-входом счетного триггера, вход которого соединен с входной информационной шиной, а выход - с D-входом первого D-триггера, выход которого соединен с D-входом второго D-триггера, с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с S-входом RS-триггера и прямым выходом второго D-триггера, инверсный выход которого соединен с R-входом первого счетчика и первым входом элемента И-НЕ, второй вход которого соединен с выходом RS-триггера и первым входом элемента И, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход - с шиной выходных тактовых импульсов, R-вход второго счетчика соединен с выходом элемента И-НЕ, выход генератора импульсов соединен со счетным входом первого D-триггера.Phase-manipulated code to binary code converter comprising a pulse generator, counting trigger, EXCLUSIVE OR element, first and second counters, AND-NOT element, input and output information buses, output clock pulses bus, characterized in that an RS-trigger, element is additionally introduced And, the first and second elements OR, the first and second D-triggers, the counting inputs of which are combined and connected to the counting inputs of the first and second counter, the outputs of the second bits of which are connected respectively to the first and second inputs and the first OR element, whose output is connected to the output information bus, the outputs of the third bits of the first and second counters are connected to the first and second inputs of the second OR element, the output of which is connected to the R-input of the RS-trigger and the R-input of the counting trigger, the input of which connected to the input information bus, and the output to the D-input of the first D-trigger, the output of which is connected to the D-input of the second D-trigger, with the first input of the EXCLUSIVE OR element, the second input of which is connected to the S-input of the RS-trigger and direct the output of the second D-trigger, and the inverse output of which is connected to the R-input of the first counter and the first input of the NAND element, the second input of which is connected to the output of the RS-trigger and the first input of the And element, the second input of which is connected to the output of the EXCLUSIVE OR element, and the output to the output clock bus pulses, the R-input of the second counter is connected to the output of the AND-NOT element, the output of the pulse generator is connected to the counting input of the first D-trigger.