Claims (4)
1. Суммирующий счетчик, выполненный на основе RS-триггеров и логических элементов И, ИЛИ, НЕ, отличающийся тем, что каждый двоичный разряд счетчика содержит один триггер типа RS, первый, второй и третий элементы И, первый, второй и третий элементы НЕ, один элемент ИЛИ, шину счетных импульсов, при этом выходы первого и второго элементов И соединены с входами первого и второго элементов НЕ, выходы которых соединены с "нулевыми" и "единичными" входами триггера, "единичный выход" которого подключен к первому входу первого элемента ИЛИ, второй вход этого элемента ИЛИ связан с выходом первого элемента И, а выход элемента ИЛИ подключен к первому входу третьего элемента И, второй вход его соединен с "единичным" входом RS-триггера, третий вход третьего элемента И связан с шиной потенциального переноса из первого младшего разряда, выход третьего элемента И является шиной потенциального переноса, поступающей в первый старший разряд, и соединен с входом третьего элемента НЕ и с первым входом первого элемента И, второй вход этого элемента И связан с шиной счетных импульсов, выход третьего элемента НЕ подключен к первому входу второго элемента И, кроме того, второй вход второго элемента И связан с выходом первого элемента И первого младшего разряда, в первом разряде счетчика в режиме - счета импульсная шина переноса соединена с шиной счетных импульсов.1. A totalizing counter based on RS triggers and AND, OR, NOT logic elements, characterized in that each binary digit of the counter contains one RS type trigger, the first, second and third AND elements, the first, second and third elements NOT, one OR element, a bus of counting pulses, while the outputs of the first and second elements AND are connected to the inputs of the first and second elements NOT, the outputs of which are connected to the "zero" and "single" inputs of the trigger, the "single output" of which is connected to the first input of the first element OR, the second input is about the OR element is connected to the output of the first AND element, and the output of the OR element is connected to the first input of the third AND element, its second input is connected to the "single" RS-trigger input, the third input of the third AND element is connected to the potential transfer bus from the first low order, the output of the third element And is a potential transfer bus entering the first senior bit, and is connected to the input of the third element NOT and to the first input of the first element And, the second input of this element And is connected to the bus of the counting pulses, the output of the third element NOT connected to the first input of the second AND element, in addition, the second input of the second AND element is connected to the output of the first AND element of the first low order bit, in the first digit of the counter in the - counting mode, the transfer pulse bus is connected to the counting pulse bus.
2. Суммирующий счетчик по п.1, отличающийся тем, что в его каждый двоичный разряд введен второй элемент ИЛИ и вторая шина управления, при этом шина управления подключена к первому входу второго элемента ИЛИ, к второму входу этого элемента подключена шина потенциального переноса из первого младшего разряда, а выход ИЛИ соединен с третьим входом третьего элемента И.2. The summing counter according to claim 1, characterized in that a second OR element and a second control bus are introduced into each binary bit, while the control bus is connected to the first input of the second OR element, and a potential transfer bus from the first is connected to the second input of this element low-order, and the OR output is connected to the third input of the third element I.
3. Суммирующий счетчик по пп.1 и 2, отличающийся тем, что в его каждый двоичный разряд введен третий элемент ИЛИ и третья шина управления, при этом шина управления подключена к первому входу третьего элемента ИЛИ, к второму входу этого элемента подсоединен выход первого элемента И первого младшего разряда, выход элемента ИЛИ подключен к второму входу второго элемента И данного разряда.3. A totalizing counter according to claims 1 and 2, characterized in that a third OR element and a third control bus are introduced into each binary bit, while the control bus is connected to the first input of the third OR element, the output of the first element is connected to the second input of this element And the first low order bit, the output of the OR element is connected to the second input of the second AND element of this bit.
4. Суммирующий счетчик по п.3, отличающийся тем, что в каждый двоичный разряд введена числовая шина, которая подключена к третьему входу третьего элемента ИЛИ.4. The totalizing counter according to claim 3, characterized in that a numeric bus is introduced into each binary digit, which is connected to the third input of the third OR element.