Claims (1)
Изобретение относится к импульсной технике и позволяет повысить помехоустойчивость устройства для счета импульсов. Устройство содержит n - разрядный комбинационный сумматор, n - разрядный регистр памяти, n резисторов и цепь из ( n + 1 ) последовательно соединенных конденсаторов. Свободные выводы крайних конденсаторов цепи соединены с общей шиной, а точки соединения соседних конденсаторов подключены к информационным входам соответствующих разрядов регистра памяти и через соответствующие резисторы - к выходам соответствующих разрядов комбинационного сумматора. Вход младшего разряда первого слагаемого комбинационного сумматора соединен с входной шиной и с тактовым входом регистра памяти, выходы разрядов которого соединены со входами соответствующих разрядов второго слагаемого комбинационного сумматора.The invention relates to a pulse technique and improves the noise immunity of the device for pulse counting. The device contains n - bit combinational adder, n - bit memory register, n resistors and a chain of (n + 1) series-connected capacitors. The free terminals of the extreme capacitors of the circuit are connected to the common bus, and the connection points of the adjacent capacitors are connected to the information inputs of the corresponding bits of the memory register and through the corresponding resistors to the outputs of the corresponding bits of the combinational adder. The low-order input of the first term of the combinational adder is connected to the input bus and to the clock input of the memory register, the output of which is connected to the inputs of the corresponding bits of the second addend of the combinational adder.