RU2065250C1 - Device for counting pulses - Google Patents
Device for counting pulses Download PDFInfo
- Publication number
- RU2065250C1 RU2065250C1 RU93019859A RU93019859A RU2065250C1 RU 2065250 C1 RU2065250 C1 RU 2065250C1 RU 93019859 A RU93019859 A RU 93019859A RU 93019859 A RU93019859 A RU 93019859A RU 2065250 C1 RU2065250 C1 RU 2065250C1
- Authority
- RU
- Russia
- Prior art keywords
- capacitors
- inputs
- outputs
- input
- register
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления. The invention relates to a pulse technique and can be used in computing devices and control systems.
Известно устройство для счета импульсов (а.с. N 797078 от 23.02.79, МКИ: H 03 K 23/00, "Устройство для счета импульсов", С.И.Ткаченко, Р.В.Коровин, А. С. Черепнев, опубл. 15.01.81, БИ N 2), содержащее входную шину, счетчик, нуль-орган, два элемента совпадения, триггер, регистр памяти, комбинационный сумматор, блок фиксации изменения кода, два элемента задержки, две группы вентильных элементов, элемент НЕ и элемент ИЛИ. Выходы счетчика соединены со входами первой группы вентильных элементов и со входами разрядов первого слагаемого комбинационного сумматора, входы разрядов второго слагаемого которого соединены со входами второй группы вентильных элементов и с выходами регистра памяти, входы которого соединены с выходами первой группы вентильных элементов. Установочные входы счетчика соединены с выходами второй группы вентильных элементов. Выход комбинационного сумматора через нуль-орган соединен со входом элемента НЕ и с первым входом первого элемента совпадения, выход которого соединен с управляющим входом первой группы вентильных элементов и с первым входом элемента ИЛИ. Второй вход элемента ИЛИ соединен с управляющим входом второй группы вентильных элементов и с выходом второго элемента совпадения, первый вход которого соединен с выходом элемента НЕ, второй вход со вторым входом первого элемента совпадения и с выходом первого элемента задержки. Третьи входы первого и второго элементов совпадения соединены с выходом триггера, вход установки в единицу которого соединен со входом первого элемента задержки и с выходом блока фиксации изменения кода. Вход установки в ноль триггера соединен с выходом второго элемента задержки, вход которого соединен с выходом элемента ИЛИ. Входная шина соединена с тактовым входом счетчика. A device for counting pulses (a.s. N 797078 from 02.23.79, MKI: H 03 K 23/00, "Device for counting pulses", S. I. Tkachenko, R. V. Korovin, A. S. Cherepnev , publ. 15.01.81, BI N 2), containing an input bus, counter, zero-organ, two matching elements, a trigger, a memory register, a combinational adder, a code change lock block, two delay elements, two groups of gate elements, an element NOT and the element OR. The outputs of the counter are connected to the inputs of the first group of valve elements and to the inputs of the bits of the first term of the combinational adder, the inputs of the bits of the second term of which are connected to the inputs of the second group of valve elements and with the outputs of the memory register, the inputs of which are connected to the outputs of the first group of valve elements. Installation inputs of the meter are connected to the outputs of the second group of valve elements. The output of the combinational adder via a zero-organ is connected to the input of the element NOT and to the first input of the first coincidence element, the output of which is connected to the control input of the first group of valve elements and to the first input of the OR element. The second input of the OR element is connected to the control input of the second group of gate elements and to the output of the second coincidence element, the first input of which is connected to the output of the element NOT, the second input to the second input of the first coincidence element and the output of the first delay element. The third inputs of the first and second coincidence elements are connected to the trigger output, the unit input of which is connected to the input of the first delay element and to the output of the code change fixing block. The zero input of the trigger is connected to the output of the second delay element, the input of which is connected to the output of the OR element. The input bus is connected to the clock input of the counter.
Указанное устройство имеет следующие недостатки:
1) сложность схемы, обусловленная необходимостью использования большого количества функциональных блоков и элементов;
2) низкая помехоустойчивость, определяемая помехоустойчивостью регистра памяти.The specified device has the following disadvantages:
1) the complexity of the circuit, due to the need to use a large number of functional blocks and elements;
2) low noise immunity, determined by the noise immunity of the memory register.
Известно устройство для счета импульсов в виде параллельного накапливающего сумматора (см. книгу: Букреев И.Н. Горячев В.И. Мансуров Б.М. Микроэлектронные схемы цифровых устройств. М. Радио и связь, 1990, стр.310, рис. 8.20), которое является прототипом и в режиме счета числа импульсов содержит n-разрядный комбинационный сумматор, n-разрядный регистр суммы, n-разрядный регистр памяти, инвертор и входную шину, которая подключена к тактовому входу регистра памяти, входу младшего разряда первого слагаемого комбинационного сумматора и через инвертор к тактовому входу регистра суммы. Выходы разрядов комбинационного сумматора подключены к соответствующим информационным входам регистра суммы, выходы разрядов которого соединены с соответствующими информационными входами регистра памяти, выходы разрядов которого соединены со входами соответствующих разрядов второго слагаемого комбинационного сумматора. A device for counting pulses in the form of a parallel accumulating adder (see book: Bukreev I.N. Goryachev V.I. Mansurov B.M. Microelectronic circuits of digital devices. M. Radio and communications, 1990, p. 310, Fig. 8.20 ), which is a prototype and in the pulse counting mode, contains an n-bit combiner, an n-bit sum register, an n-bit memory register, an inverter and an input bus that is connected to the clock input of the memory register, the least significant bit of the first term of the combinational adder and through the inverter to t such as are for amount entry register. The outputs of the digits of the combinational adder are connected to the corresponding information inputs of the register of the sum, the outputs of the digits of which are connected to the corresponding information inputs of the memory register, the outputs of the digits of which are connected to the inputs of the corresponding digits of the second term of the combinational adder.
Недостатком указанного устройства является низкая помехоустойчивость, определяемая помехоустойчивостью регистра суммы и регистра памяти. The disadvantage of this device is the low noise immunity, determined by the noise immunity of the sum register and memory register.
Достигаемым техническим результатом является повышение помехоустойчивости устройства для счета импульсов. Achievable technical result is to increase the noise immunity of the device for counting pulses.
Указанный технический результат достигается тем, что в устройство для счета импульсов, содержащее входную шину, подключенную к тактовому входу n-разрядного регистра памяти и ко входу младшего разряда первого слагаемого n-разрядного комбинационного сумматора, входы разрядов второго слагаемого которого соединены с выходами соответствующих разрядов регистра памяти, введены n резисторов и цепь из (n+1) последовательно соединенных конденсаторов, при этом свободные выводы крайних конденсаторов цепи соединены с общей шиной, а точки соединения выводов соседних конденсаторов подключены к информационным входам соответствующих разрядов регистра памяти и через соответствующие резисторы к выходам соответствующих разрядов комбинационного сумматора. The specified technical result is achieved by the fact that in the device for counting pulses, containing an input bus connected to the clock input of the n-bit memory register and to the input of the least significant bit of the first term of the n-bit combination adder, the inputs of the bits of the second term of which are connected to the outputs of the corresponding bits of the register memory, n resistors and a circuit of (n + 1) series-connected capacitors are introduced, while the free terminals of the extreme capacitors of the circuit are connected to a common bus, and the connection points the conclusions of adjacent capacitors are connected to the information inputs of the corresponding bits of the memory register and through the corresponding resistors to the outputs of the corresponding bits of the combinational adder.
Указанная совокупность признаков позволяет повысить помехоустойчивость устройства для счета импульсов за счет запоминания его состояний на конденсаторах последовательной цепи. При этом уровень помехоустойчивости устройства сохраняется при отказе типа "обрыв" любого из конденсаторов цепи. The specified set of features allows you to increase the noise immunity of the device for counting pulses by storing its states on the capacitors of a series circuit. At the same time, the noise immunity level of the device is maintained in case of failure of the “open” type of any of the capacitors of the circuit.
На фигуре приведена схема устройства для счета импульсов в четырехразрядном варианте (n=4). The figure shows a diagram of a device for counting pulses in a four-digit version (n = 4).
Устройство содержит четырехразрядный комбинационный сумматор 1, четырехразрядный регистр 2 памяти, резисторы 3.6, последовательно соединенные конденсаторы 7.11 и входную шину 12, соединенную с тактовым входом 13 регистра 2 и со входом младшего разряда (А1) первого слагаемого сумматора 1. Входы разрядов второго слагаемого (В1.В4, вход младшего разряда В1) сумматора 1 соединены с выходами соответствующих разрядов регистра 2. Свободные выводы конденсаторов 7 и 11 соединены с общей шиной. Точка соединения выводов конденсаторов 7 и 8 подключена к информационному входу первого (младшего) разряда регистра 2 и через резистор 3 к выходу первого (младшего) разряда сумматора 1. Точка соединения выводов конденсаторов 8 и 9 подключена к информационному входу второго разряда регистра 2 и через резистор 4 к выходу второго разряда сумматора 1. Точка соединения выводов конденсаторов 9 и 10 подключена к информационному входу третьего разряда регистра 2 и через резистор 5 к выходу третьего разряда сумматора 1. Точка соединения выводов конденсаторов 10 и 11 подключена к информационному входу четвертого разряда регистра 2 и через резистор 6 к выходу четвертого разряда сумматора 1. The device contains a four-bit combiner adder 1, four-bit memory register 2, resistors 3.6, series-connected capacitors 7.11 and an input bus 12 connected to the clock input 13 of register 2 and to the input of the least significant bit (A1) of the first adder 1. The bit inputs of the second term (B1 .B4, the input of the least significant bit B1) of the adder 1 is connected to the outputs of the corresponding bits of register 2. The free terminals of the capacitors 7 and 11 are connected to a common bus. The connection point of the terminals of the capacitors 7 and 8 is connected to the information input of the first (junior) discharge of the register 2 and through the resistor 3 to the output of the first (younger) discharge of the adder 1. The connection point of the terminals of the capacitors 8 and 9 is connected to the information input of the second discharge of the register 2 and through the resistor 4 to the output of the second discharge of the adder 1. The connection point of the terminals of the capacitors 9 and 10 is connected to the information input of the third category of the register 2 and through the resistor 5 to the output of the third discharge of the adder 1. The connection point of the condensate terminals moat 10 and 11 connected to the data input of the fourth register 2 and the discharge via the resistor 6 to the discharge outlet of the fourth adder 1.
Регистр 2 содержит Д-триггеры 14.17, тактовые входы (с) которых объединены и служат тактовым входам регистра, а информационные входы (Д) триггеров 14. 17 являются информационными входами соответственно четвертого-первого разрядов регистра 2. Запись информации в указанные триггеры осуществляется уровнем тактовых сигналов. Register 2 contains D-triggers 14.17, the clock inputs (c) of which are combined and serve as the clock inputs of the register, and the information inputs (D) of the triggers 14. 17 are information inputs of the fourth and first bits of register 2. Information is recorded into the indicated triggers by the clock level signals.
Работает устройство для счета импульсов следующим образом. A device for counting pulses as follows.
В исходном состоянии на входной шине 12 поддерживается уровень логического 0. Все триггеры резистора 2 находятся в нулевом состоянии, поэтому на их единичных выходах поддерживается уровень логического 0. На входах всех разрядов первого (А1.А4) и второго (В1.В4) слагаемых сумматора 1 уровень логического 0, поэтому на выходах всех его разрядов поддерживается уровень логического 0. Конденсаторы 7.11 разряжены, следовательно, на информационных входах триггеров 14.17 регистра 2 присутствует уровень логического 0. In the initial state, logic 0 is supported on input bus 12. All triggers of resistor 2 are in the zero state, therefore logic 0 is supported on their single outputs. At the inputs of all bits of the first (A1.A4) and second (B1.B4) terms of the adder Logical level 1 is 0, therefore, the logic 0 level is maintained at the outputs of all its bits. Capacitors 7.11 are discharged, therefore, the logic 0 level is present at the information inputs of triggers 14.17 of register 2.
В указанное исходное (нулевое) состояние устройство устанавливается автоматически при включении питания, и происходит это следующим образом. In the specified initial (zero) state, the device is installed automatically when the power is turned on, and this happens as follows.
В выключенном состоянии конденсаторы 7.11 устройства разряжены, и при включении питания низкий уровень сигнала (логический 0) с этих конденсаторов записывается в триггеры 14.17 регистра 2, поскольку указанные триггеры управляются низким уровнем на тактовых входах (уровнем логического 0 на входной шине 12). Уровни логического 0 с выходов триггеров 14.17 регистра 2 поступают на соответствующие входы второго слагаемого сумматора 1, на всех входах первого слагаемого которого присутствуют уровни логического 0, поэтому на выходах разрядов сумматора 1 будут поддерживаться уровни логического 0. Этим поддерживается разряженное состояние конденсаторов 7.11, то есть уровни логического 0 на информационных входах триггеров 14.17 регистра 2, тем самым поддерживается и нулевое состояние этих триггеров, поскольку на их тактовых входах также присутствует уровень логического 0 сигнал записи информации. Таким образом, после включения питания устройство само "держит" себя в нулевом состоянии по замкнутой цепи: конденсаторы 7.11 информационные входы и выходы триггеров 14.17 регистра 2 входы второго слагаемого и выходы сумматора 1 конденсаторы 7.11. In the off state, the capacitors 7.11 of the device are discharged, and when the power is turned on, a low signal level (logical 0) from these capacitors is recorded in the triggers 14.17 of register 2, since these triggers are controlled by a low level on the clock inputs (logical 0 level on the input bus 12). Logical 0 levels from the outputs of triggers 14.17 of register 2 are supplied to the corresponding inputs of the second term of adder 1, all inputs of the first term of which have logical 0 levels, therefore, logic 0 levels will be supported at the outputs of the bits of adder 1. This supports the discharged state of capacitors 7.11, i.e. levels of logical 0 at the information inputs of triggers 14.17 of register 2, thereby maintaining the zero state of these triggers, because their level inputs also have a level logical 0 signal recording information. Thus, after turning on the power, the device itself "keeps" itself in a zero state in a closed circuit: capacitors 7.11 information inputs and outputs of triggers 14.17 of register 2 inputs of the second term and outputs of adder 1 capacitors 7.11.
В указанное исходное состояние устройство может быть установлено, притом из любого состояния, и подачей импульсного сигнала на вход сброса (на входы сброса триггеров 14.17) регистра 2, который на фигуре не показан. In this initial state, the device can be installed, moreover, from any state, and by applying a pulse signal to the reset input (to the reset inputs of triggers 14.17) of register 2, which is not shown in the figure.
Рассмотрим работу устройства в режиме счета импульсов, полагая, что перед началом работы устройство находится в исходном состоянии. Consider the operation of the device in pulse counting mode, assuming that before starting work, the device is in its original state.
При поступлении по входной шине 12 первого счетного импульса (с уровнем логической 1) на входах первого слагаемого (А1.А4) сумматора 1 в течение этого импульса оказывается приложенным двоичный позиционный код (код 0001 (код числа 1, младший разряд кода здесь и далее в тексте справа). Поскольку на входах второго слагаемого (В1.В4) сумматора в это время поддерживается (с выходов триггеров 17.14 регистра 2) уровень логического 0, то есть код 0000, то в течение первого счетного импульса на его выходах будет поддерживаться код числа 1 0001, будут заряжаться конденсаторы 7 (через резистор 3) и 8 (через резисторы 3, 4). Остальные конденсаторы останутся разряженными. Постоянные интегрирующих RC-цепей устройства выбраны так, чтобы конденсаторы успели зарядиться до уровня логической 1 (или разрядиться до уровня логического 0) до окончания счетного импульса. Следовательно, до окончания первого счетного импульса с конденсаторов 7.11 на информационные входы триггеров 17.14 регистра 2 уже будет подан код числа 1 0001. После окончания первого счетного импульса этот код переписывается в триггеры 17.14, с прямых выходов которых поступает на соответствующие входы второго слагаемого сумматора 1. Так как после окончания первого счетного импульса на входах первого слагаемого сумматора снова поддерживается код числа 0 0000, то на выходах разрядов последнего будет иметь место код числа 1 0001, которым будет поддерживаться до поступления второго счетного импульса заряженное состояние конденсаторов 7, 8 и разряженное состояние остальных конденсаторов, то есть новое состояние устройства 0001, "запомненное" в течение первого счетного импульса конденсаторами 7.11, само себя поддерживает по замкнутой цепи: конденсаторы 7. 11 информационные входы и выходы регистра 2 входы первого слагаемого и выходы сумматора 1 конденсаторы 7.11. When the first counting pulse (with logical level 1) arrives at the inputs of the first term (A1.A4) of the adder 1 through the input bus 12, a binary position code (code 0001 (code number 1, the least significant bit of the code here and hereinafter on the right). Since the inputs of the second term (B1.B4) of the adder are supported at this time (from the outputs of the triggers 17.14 of register 2) the logic level is 0, that is, the code is 0000, then during the first counting pulse the code of the number 1 will be supported at its outputs 0001, Condens will be charged 7 (through resistor 3) and 8 (through resistors 3, 4). The remaining capacitors will remain discharged. The constants of the integrating RC circuits of the device are selected so that the capacitors have time to charge to logical level 1 (or discharge to logical level 0) before the counting Consequently, before the end of the first counting pulse from the capacitors 7.11, the code 1 0001 will already be sent to the information inputs of the triggers 17.14 of register 2. After the end of the first counting pulse, this code is written to the triggers 17.14 from the direct outputs of of the input goes to the corresponding inputs of the second term of the adder 1. Since, after the end of the first counting pulse, the code of the number 0 0000 is again supported at the inputs of the first term of the adder, then the outputs of the bits of the last code will have a code of 1 0001, which will be supported until the second counting pulse arrives the charged state of the capacitors 7, 8 and the discharged state of the remaining capacitors, that is, the new state of the device 0001, “stored” during the first counting pulse by the capacitors 7.11, itself keeps on a closed circuit: capacitors 7. 11 information inputs and outputs of the register 2 inputs of the first term and outputs of the adder 1 capacitors 7.11.
При поступлении второго счетного импульса на входах первого слагаемого сумматора 1 в течение этого импульса опять окажется приложенным код числа 1
0001, то есть код счетного импульса. Поскольку на входах второго слагаемого сумматора 1 в этой время поддерживается код числа 1 0001, то на выходах сумматора 1 в течение второго счетного импульса будет поддерживаться код числа 2 0010. В результате разряжается конденсатор 7, перезаряжается конденсатор 8 и заряжается конденсатор 9, то есть конденсаторами 7.11 в течение второго счетного импульса запоминается код нового состояния устройства 0010. После окончания этого импульса триггер 17 переключается в нулевое состояние, триггер 16 в единичное, а триггеры 15 и 14 сохраняют свое нулевое состояние, то есть в триггеры 17.14 переписывается код нового состояния устройства 0010. Этот код с прямых выходов указанных триггеров регистра 2 поступает на соответствующие входы второго слагаемого сумматора 1. Поскольку после окончания второго счетного импульса, как и после первого счетного импульса, на входах первого слагаемого сумматора 1 вновь поддерживается код числа 0 0000, то на выходах его разрядов будет иметь место код числа 2 0010, которым будет поддерживаться до поступления третьего счетного импульса заряженное состояние конденсаторов 8 и 9 и разряженное состояние остальных конденсаторов. Таким образом, после окончания второго счетного импульса новое состояние устройства 0010, "запомненное" в течение этого импульса конденсаторами 7.11, само себя поддерживает по указанной выше замкнутой цепи: конденсаторы 7.11 информационные входы и выходы регистра 2 входы второго слагаемого и выходы сумматора 1 конденсаторы 7.11.When a second counting pulse arrives at the inputs of the first term of the adder 1 during this pulse, the code of the number 1 will again be applied
0001, i.e. a counting pulse code. Since the code of the number 1 0001 is currently supported at the inputs of the second term of the adder 1, the code of the number 2 0010 will be supported at the outputs of the adder 1 during the second counting pulse. As a result, the capacitor 7 is discharged, the capacitor 8 is recharged, and the capacitor 9 is charged, that is, capacitors 7.11 during the second counting pulse, the code of the new state of the device 0010 is stored. After this pulse ends, trigger 17 switches to the zero state, trigger 16 to the single state, and triggers 15 and 14 retain their zero state ie, to the triggers 17.14 the code of the new state of the device 0010 is rewritten. This code from the direct outputs of the indicated triggers of register 2 goes to the corresponding inputs of the second term of adder 1. Since after the end of the second counting pulse, as well as after the first counting pulse, the inputs of the first term the adder 1 is again supported by the code of the number 0 0000, then at the outputs of its bits will be a code of the number 2 0010, which will be supported until the arrival of the third counting pulse, the charged state of the capacitors 8 and 9 and the discharged state of the remaining capacitors. Thus, after the end of the second counting pulse, the new state of the device 0010, “stored” during this pulse by the capacitors 7.11, supports itself according to the aforementioned closed circuit: capacitors 7.11 information inputs and outputs of the register 2 inputs of the second term and outputs of the adder 1 capacitors 7.11.
При поступлении третьего счетного импульса устройство работает аналогично описанным выше случаям. После окончания этого счетного импульса конденсаторы 7 и 9 окажутся заряженными, конденсаторы 10 и 11 останутся разряженными, конденсатор 8 тоже окажется фактически разряженным, поскольку к обоим его выводам приложен одинаковый высокий потенциал уровень логической 1. When a third counting pulse arrives, the device operates similarly to the cases described above. After the end of this counting pulse, the capacitors 7 and 9 will be charged, the capacitors 10 and 11 will remain discharged, the capacitor 8 will also be practically discharged, since the same high potential of logic 1 is applied to both of its outputs.
Аналогично работает устройство при поступлении последующих счетных импульсов. После пятнадцатого счетного импульса устройство принимает состояние 1111, при этом заряженными окажутся конденсаторы 7 и 11, а остальные конденсаторы фактически окажутся разряженными, поскольку к обоим выводам каждого из них будет приложен одинаковый высокий потенциал уровень логической 1. После шестнадцатого счетного импульса устройство переключается в свое описанное выше исходное нулевое состояние. The device works similarly upon receipt of subsequent counting pulses. After the fifteenth counting pulse, the device takes on the state 1111, the capacitors 7 and 11 will be charged, and the remaining capacitors will actually be discharged, since the logic level 1 will be applied to both outputs of each of them. After the sixteenth counting pulse, the device switches to its described above the initial zero state.
Если какой-либо из поступающих по входной шине 12 счетных импульсов имеет длительность короче требуемой (или является помехой), то на короткое время, равное длительности этого импульса (или помехи), на выходах разрядов сумматора 1 появится код следующего состояния устройства, поскольку последний всегда выполнит свою функцию суммирования. Однако этот кратковременный код не приведет к заряду, разряду или перезаряду (до соответствующих логических уровней) конденсаторов 7.11, и после этого короткого счетного импульса (или помехи) устройство не переключится в новое состояние, а сохранит старое. If any of the counting pulses arriving on the input bus 12 has a duration shorter than the required one (or is an interference), then for a short time equal to the duration of this pulse (or interference), the code of the next device status will appear at the outputs of the discharges of adder 1, since the latter is always will perform its summation function. However, this short-term code will not lead to the charge, discharge or overcharge (to the corresponding logical levels) of the capacitors 7.11, and after this short counting pulse (or interference) the device will not switch to the new state, but will retain the old one.
Уровень помехоустойчивости устройства может регулироваться в широких пределах путем изменения номиналов резисторов 3.5 и(или) конденсаторов 7.11. Увеличение фронта и среза сигналов на информационных входах регистра 2 при повышении помехоустойчивости устройства не приводит к нарушению его работоспособности или электрических режимов элементов, поскольку переключение триггеров 14.17 регистра 2 происходит после окончания счетных импульсов, то есть даже с некоторой задержкой после завершения переходных процессов при заряде-разряде конденсаторов 7.11. The noise immunity level of the device can be widely controlled by changing the values of resistors 3.5 and / or capacitors 7.11. An increase in the front and cutoff of the signals at the information inputs of register 2 with an increase in the noise immunity of the device does not lead to a disruption in its operability or electrical modes of the elements, since the switching of triggers 14.17 of register 2 occurs after the end of the counting pulses, that is, even with some delay after the completion of transient processes when discharge of capacitors 7.11.
Следует отметить, что устройство нормально функционирует и сохраняет установленный уровень помехоустойчивости даже при отказе типа "обрыв" одного (любого) из конденсаторов. It should be noted that the device functions normally and maintains the established level of noise immunity even in case of failure of the “open” type of one (any) of the capacitors.
В целях подтверждения осуществимости заявляемого объекта и достигнутого технического результата в институте построен и испытан в диапазоне рабочих температур от минус 50oC до плюс 50oC лабораторный макет, выполненный по приведенной на фигуре схеме на базе интегральных микросхем и дискретных резисторов и конденсаторов. Проведенные испытания показали осуществимость заявляемого устройства для счета импульсов и подтвердили его практическую ценность.In order to confirm the feasibility of the claimed object and the achieved technical result, a laboratory model was constructed and tested at the institute in the operating temperature range from minus 50 o C to plus 50 o C, made according to the diagram shown on the basis of integrated circuits and discrete resistors and capacitors. The tests showed the feasibility of the claimed device for counting pulses and confirmed its practical value.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU93019859A RU2065250C1 (en) | 1993-04-16 | 1993-04-16 | Device for counting pulses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU93019859A RU2065250C1 (en) | 1993-04-16 | 1993-04-16 | Device for counting pulses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU93019859A RU93019859A (en) | 1995-10-20 |
| RU2065250C1 true RU2065250C1 (en) | 1996-08-10 |
Family
ID=20140445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU93019859A RU2065250C1 (en) | 1993-04-16 | 1993-04-16 | Device for counting pulses |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2065250C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2604334C2 (en) * | 2015-04-10 | 2016-12-10 | федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Pulse counting method and device |
-
1993
- 1993-04-16 RU RU93019859A patent/RU2065250C1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР N 797078, кл. H 03 K 23/00, 1981. 2. Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств.- М.: Радио и связь, 1990, с.310, рис. 8.20. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2604334C2 (en) * | 2015-04-10 | 2016-12-10 | федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет МИФИ" (НИЯУ МИФИ) | Pulse counting method and device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3675239A (en) | Unlimited roll keyboard circuit | |
| JPS6290022A (en) | Timer circuit | |
| US4827160A (en) | Dynamic decoder circuit with charge-sharing prevention means | |
| US4512029A (en) | Non-volatile decade counter using Johnson code or equivalent | |
| US6144608A (en) | Dual-port memory | |
| RU2065250C1 (en) | Device for counting pulses | |
| US4202046A (en) | Data storage system for storing multilevel signals | |
| JPS61267823A (en) | Detector | |
| RU2106744C1 (en) | Pulse counting device | |
| US4503548A (en) | Timer with fast counter interrupt | |
| RU2105411C1 (en) | Ring counter | |
| RU2168856C1 (en) | Staticproof ring counter | |
| RU2106698C1 (en) | Memory register | |
| RU2022463C1 (en) | Annular counter | |
| RU2036556C1 (en) | Ring counter | |
| RU2151463C1 (en) | Device for counting pulses | |
| SU1095177A1 (en) | Pseudorandom number generator | |
| RU2168855C1 (en) | Ring counter | |
| SU1084749A1 (en) | Device for tolerance checking of pulse sequences | |
| US6833731B1 (en) | Electronic circuit for a method for storing information, said circuit comprising ferroelectric flip-flops | |
| SU572922A1 (en) | Decoder | |
| RU2124817C1 (en) | Distributor of current pulses | |
| RU2040111C1 (en) | Flip-flop device | |
| RU2222100C2 (en) | Memory location | |
| SU964628A1 (en) | Binary number comparing device |