SU913588A1 - Code-to-frequency difference converter - Google Patents
Code-to-frequency difference converter Download PDFInfo
- Publication number
- SU913588A1 SU913588A1 SU802960267A SU2960267A SU913588A1 SU 913588 A1 SU913588 A1 SU 913588A1 SU 802960267 A SU802960267 A SU 802960267A SU 2960267 A SU2960267 A SU 2960267A SU 913588 A1 SU913588 A1 SU 913588A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- inputs
- outputs
- register
- Prior art date
Links
Description
Изобретение относится к вычислительной технике и может быть использовано для связи вычислительной машины с внешними устройствами, в системах управления и моделирования, в измерительных системах.The invention relates to computing and can be used to communicate a computer with external devices, control systems and modeling systems, measuring systems.
Известен линейный преобразователь· код-чатота импульсов, содержащий ге•нератор тактовых импульсов, регистр, 'логические схемы, сумматор, схему сравнения, преобразователь код-напряжение и линейный интерполятор, причем преобразуемый код через регистр и логические схемы, вторые входы которых соединены с выходом генератора тактовых импульсов, подается на сумматор, выход которого через преобразователь код-напряжение и линейный интерполятор, второй вход которого соединен с выходом генератора тактовых импульсов, соединен с первым входом схемы сравнения, второй вход которой соединен с опорным напряжением, а выход.- с входом генератора тактовых импульсов и управляющим входом сумматора [1].A linear transducer · code-pulse pulse is known, containing a clock pulse generator, a register, a logic circuit, an adder, a comparison circuit, a code-voltage transducer and a linear interpolator, the converted code through a register and logic circuits, the second inputs of which are connected to the output clock generator, is fed to an adder, the output of which through a code-voltage converter and a linear interpolator, the second input of which is connected to the output of the clock pulse generator, is connected to the first input c These are the comparisons, the second input of which is connected to the reference voltage, and the output. to the input of the clock generator and the control input of the adder [1].
Однако в данном преобразователе не учитывается знак преобразуемой величины и выходная величина его .However, this converter does not take into account the sign of the value being converted and its output value.
2020
2525
10ten
1515
30thirty
не. представлена в виде двух потоков частоты.not. presented in the form of two frequency streams.
Наиболее близким техническим решением к предлагаемому является преобразователь частоты в код > содержащий распределитель импульсов, первый и второй коммутаторы, регистр суммы, первый информационный регистр, третий коммутатор, комбинационный сумматор, выход второго коммутатора через последовательно соединенные второй информационный регистр и четвертый коммутатор подключен к четвертому входу комбинационного сумматора, выход которого соединен со входом регистра суммы, третий и четвертый выходы распределителя импульсов подключены к управляющим входам третьего и четвертого коммутаторов, управляющие входы первого и второго синхронизаторов соединены с пятым выходом распределителя импульсов,The closest technical solution to the proposed is a frequency converter in the code> containing a pulse distributor, the first and second switches, the sum register, the first information register, the third switch, combination combiner, the output of the second switch through the second information register connected in series and the fourth switch connected to the fourth input combinational adder, the output of which is connected to the input of the sum register, the third and fourth outputs of the pulse distributor are connected to the control inputs of the third and fourth switches, the control inputs of the first and second synchronizers are connected to the fifth output of the pulse distributor,
; шестой выход которого подключен к управляющим входам третьего и четвертого синхронизаторов, выходы первого и третьего синхронизаторов через первый элемент ИЛИ подключены к первому входу комбинационного сумматора, ко второму входу которого через второй элемент ИЛИ подключены ; the sixth output of which is connected to the control inputs of the third and fourth synchronizers, the outputs of the first and third synchronizers through the first element OR are connected to the first input of the combinational adder, to the second input of which through the second element OR are connected
33
913588913588
4four
выходы второго и четвертого синхронизаторов, выход коммутатора записи соединен с управляющим входом первого информационного регистра и входом триггера знака, выходы которого' подключены к первым входам первого 5 |И второго ключа, выход разряда переполнения регистра суммы подключен через инвертор ко второму входу первого ключа и непосредственно ко второму входу второго ключа [2]. Юthe outputs of the second and fourth synchronizers, the output of the write switch is connected to the control input of the first information register and the input of the character trigger, whose outputs are connected to the first inputs of the first 5 | AND second keys, the output of the overflow register of the sum register is connected via an inverter to the second input of the first key and directly to the second input of the second key [2]. YU
Но в данном преобразователе выходная величина его не представлена в виде двух потоков частот.But in this converter its output value is not presented in the form of two frequency streams.
Целью изобретения является расширение функциональных возможностей. 15The aim of the invention is to enhance the functionality. 15
Поставленная цель достигается тем, что в преобразователь кода в разность частот, содержащий распределитель импульсов, первый выход которого соединен с управляющими вхо· 2θ дами первого и второго коммутаторов, выходы которых подключены ко входам комбинационного сумматора, выход которого соединён со входом регистра суммы, выход которого соединен со 25 входом третьего коммутатора, управляющий вход которого соединен со вторым выходом распределителя импульсов, выход третьего коммутатора соединен со входом первого регистра, выход которого соединен со входом второго коммутатора, выход второго регистра соединен, со входом первого коммутатора, выход разряда переполнения регистра суммы соединен через инвертор с пер-35 вым входом первого ключа и непосредственно с первым входом второго ключа, прямой и инверсный выходы триггера знака соединены со вторыми входами первого и второго ключей 49This goal is achieved by the fact that the code converter is a frequency difference containing a pulse distributor, the first output of which is connected to the control inputs · 2θ of the first and second switches, the outputs of which are connected to the inputs of the combinational adder, the output of which is connected to the input of the sum register, the output of which connected to the 25th input of the third switch, whose control input is connected to the second output of the pulse distributor, the output of the third switch is connected to the input of the first register, the output of which to Connected to the input of the second switch, the output of the second register is connected to the input of the first switch, the discharge output of the sum register overflow is connected via an inverter to the first input of the first key and directly to the first input of the second key, the forward and inverse outputs of the sign trigger are connected to the second inputs first and second keys 49
соответственно, в него дополнительно введены четыре элемента ИЛИ, четыре ключа и элемент запрета, причем второй выход распределителя импульсов подключен к третьим входам первого 45 и второго ключей, выходы которых через первый элемент ИЛИ подключены к первому входу второго элемента ИЛИ и ко входу элемента запрета, третий выход распределителя импульсов подключей ко второму входу второго элемента ИЛИ, выход которого соединен с первыми входами первого и второго дополнительных ключей, ко вторым .входам которых подключены соответственно инверсный и прямой выходы $5accordingly, four additional OR elements, four keys and a prohibition element are added to it, with the second output of the pulse distributor connected to the third inputs of the first 45 and second keys, the outputs of which through the first OR element are connected to the first input of the second OR element and to the input of the prohibition element, the third output of the plug-in pulse distributor to the second input of the second OR element, the output of which is connected to the first inputs of the first and second additional keys, to the second inputs of which are connected respectively inv rsny and direct access to $ 5
триггера знака, четвертый выход распределителя импульсов подключен ко входу элемента запрета, выход которого соединен с первыми входами третьего и четвертого дополнительных 60 ключей, ко вторым входам которых . подключены соответственно инверсный и прямой выходы триггера знака, выходы первого и третьего дополнительных ключей соединены со входами третье- 65the sign trigger, the fourth output of the pulse distributor is connected to the input of the prohibition element, the output of which is connected to the first inputs of the third and fourth additional 60 keys, to the second inputs of which. inverse and direct outputs of the sign trigger, respectively, are connected, the outputs of the first and third additional keys are connected to the inputs of the third- 65
го элемента ИЛИ, выходы второго и четвертого дополнительных ключей соединены со входами четвертого элемента ИЛИ.element OR, the outputs of the second and fourth additional keys are connected to the inputs of the fourth element OR.
На чертеже приведена функциональная схема преобразователя.The drawing shows a functional diagram of the Converter.
Преобразователь кода в разность частот содержит распределитель 1 импульсов, регистры 2 и 3, коммутаторы 4-6,. комбинационный сумматор 7, регистр 8 суммы, триггер 9 знака, инвертор 10, элемент 11 запрета, ключи 12-17, элементы ИЛИ 18-21,входная Шина 22, выходные шины 23 и 24.The code converter to the frequency difference contains a distributor of 1 pulses, registers 2 and 3, switches 4-6 ,. combinational adder 7, sum register 8, trigger 9 characters, inverter 10, prohibition element 11, keys 12-17, elements OR 18-21, input bus 22, output buses 23 and 24.
Преобразователь работает следующим образом.The Converter operates as follows.
Преобразуемый двоичный код поступает в преобразователь по шине 22 и записывается в регистр 2, а знаковый разряд - в триггер 9 знака. Импульс с выхода распределителя 1 импульсов поступает на управляющие входы коммутаторов 5 и 6. Код из регистра 3 поступает на вход комбинационного сумматора 7, где суммируется с преобразуемым кодом из регистра 2. Результат записывается в регистр суммы 8. Затем подается импульс на управляющий вход коммутатора 4, и значение регистра суммы 8 переписывается в регистр 3. Значение разряда переполнения регистра суммы 8 выдается на ключи 12 или 13, и в зависимости от состояния триггера 9 знака на выходе элемента ИЛИ 19 формируется выходной импульс. Если знак двоичного кода положительный, то срабатывает ключ· 13, если знак отрицательный ,то - ключ 12, Момент появления импульса на выходе элемента ИЛИ 19 совпадает по времени с импульсами второго выхода распределителя 1 импульсов. Такое циклическое суммирование осуществляется на всем интервале преобразования. Частота появления импульсов на выходе элемента ИЛИ 19 прямо пропорциональна величине преобразуемого кода. Для организации зависимости частоты от кода распределитель 1 импульсов формирует две периодические серий импульсов с равными частотами. Импульсы третьего выхода распределителя 1 не совпадают по времени с импульсами на выходе элемента ИЛИ 19. в результате элементом ИЛИ 18 формируется сумма указанных частот. Импульсы четвертого-выхода распределителя 1 импульсов сдвинуты относительно импульсов третьего выхода таким образом, что на элементе запрета 11 формируется разность частот импульсов четвертого выхода распределителя 1 импульсов и импульсов с выхода элемента ИЛИ 19. Ключами 14-17 и элементами ИЛИ 20 и 21 формируются две зависимостиThe convertible binary code enters the converter via bus 22 and is written to register 2, and the sign bit to the trigger 9 characters. The pulse from the output of the distributor 1 pulses is fed to the control inputs of switches 5 and 6. The code from register 3 is fed to the input of combinational adder 7, where it is added to the converted code from register 2. The result is written to the register of sum 8. Then a pulse is sent to the control input of switch 4 , and the value of the register of sum 8 is rewritten into register 3. The value of the digit of the overflow of the register of sum 8 is given to keys 12 or 13, and depending on the state of the trigger 9 characters at the output of the element OR 19, an output pulse is formed. If the sign of the binary code is positive, then the key is triggered; 13, if the sign is negative, then the key is 12, The moment of appearance of the pulse at the output of the element OR 19 coincides in time with the pulses of the second output of the distributor 1 of pulses. Such cyclic summation is performed on the entire conversion interval. The frequency of appearance of pulses at the output of the element OR 19 is directly proportional to the size of the code being converted. To organize the dependence of the frequency on the code, the pulse distributor 1 generates two periodic series of pulses with equal frequencies. The pulses of the third output of the distributor 1 do not coincide in time with the pulses at the output of the element OR 19. As a result, the element OR 18 forms the sum of the indicated frequencies. The fourth-output pulses of the pulse distributor 1 are shifted relative to the third-output pulses in such a way that the prohibition element 11 generates the frequency difference between the pulses of the fourth output of the pulse distributor 1 and the pulses from the output of the OR element 19. The keys 14-17 and the OR elements 20 and 21 form two dependencies
5five
913588913588
66
частоты от кода - возрастающая и убывающая Р^. Частота Е) снимается с выхода элемента ИЛИ 20, а частота Р^ - с выхода элемента ИЛИ 21.frequencies from the code are increasing and decreasing P ^. The frequency E) is removed from the output of the element OR 20, and the frequency P ^ from the output of the element OR 21.
Таким образом, использование в преобразователе новых элементов: четырех ключей, четырех элементов ИЛИ, элемента запрета и их связи позволяет осуществить преобразование числа, представленного в дополнительном двоичном коде, в две частота, разность которых прямо пропорциональна преобразуемому коду.Thus, the use of new elements in the converter: four keys, four elements OR, a prohibition element and their connection allows the conversion of the number represented in the additional binary code to two frequencies, the difference of which is directly proportional to the code being converted.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802960267A SU913588A1 (en) | 1980-05-06 | 1980-05-06 | Code-to-frequency difference converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802960267A SU913588A1 (en) | 1980-05-06 | 1980-05-06 | Code-to-frequency difference converter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU913588A1 true SU913588A1 (en) | 1982-03-15 |
Family
ID=20909729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802960267A SU913588A1 (en) | 1980-05-06 | 1980-05-06 | Code-to-frequency difference converter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU913588A1 (en) |
-
1980
- 1980-05-06 SU SU802960267A patent/SU913588A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1390385A (en) | Variable length arithmetic unit | |
JPS584440A (en) | Arithmetic logic unit | |
SU913588A1 (en) | Code-to-frequency difference converter | |
US3700872A (en) | Radix conversion circuits | |
KR940001556B1 (en) | Digital signal processing apparatus | |
SU1043639A1 (en) | One-bit binary subtractor | |
RU2010309C1 (en) | Backup system | |
SU961151A1 (en) | Non-binary synchronous counter | |
SU1478213A1 (en) | Sine and cosine computer | |
SU1233172A1 (en) | Number-to-probability converter | |
SU894714A1 (en) | Microprocessor module | |
SU593211A1 (en) | Digital computer | |
RU2012037C1 (en) | Processor for execution of operations on members from fuzzy sets | |
SU1280612A1 (en) | Device for dividing numbers in redundant code | |
SU1737446A1 (en) | Modulo ferma numbers adder | |
SU1714611A1 (en) | Device for information input | |
SU949719A1 (en) | Shifting device | |
SU549802A1 (en) | Parallel binary code to pulse-pulse code converter | |
SU1246091A1 (en) | Device for extracting square root | |
SU588543A1 (en) | Device for adding binary numbers | |
SU432487A1 (en) | CONVERTER BINDING-DECIMAL CODE TO UNITARY CODE | |
SU746550A1 (en) | Code-to-probability converter | |
SU999140A1 (en) | Code converter | |
RU2040038C1 (en) | Processor of uniform computing structure | |
RU2007031C1 (en) | Code converter |