RU2040038C1 - Processor of uniform computing structure - Google Patents

Processor of uniform computing structure Download PDF

Info

Publication number
RU2040038C1
RU2040038C1 RU93033270A RU93033270A RU2040038C1 RU 2040038 C1 RU2040038 C1 RU 2040038C1 RU 93033270 A RU93033270 A RU 93033270A RU 93033270 A RU93033270 A RU 93033270A RU 2040038 C1 RU2040038 C1 RU 2040038C1
Authority
RU
Russia
Prior art keywords
inputs
outputs
output
registers
register
Prior art date
Application number
RU93033270A
Other languages
Russian (ru)
Other versions
RU93033270A (en
Inventor
В.Н. Карандин
А.И. Удалов
И.Е. Шербина
Original Assignee
Московский технический университет связи и информатики
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский технический университет связи и информатики filed Critical Московский технический университет связи и информатики
Priority to RU93033270A priority Critical patent/RU2040038C1/en
Application granted granted Critical
Publication of RU2040038C1 publication Critical patent/RU2040038C1/en
Publication of RU93033270A publication Critical patent/RU93033270A/en

Links

Images

Landscapes

  • Logic Circuits (AREA)

Abstract

FIELD: digital computer engineering. SUBSTANCE: device has eight registers, two commutators, comparison circuit, counter, control memory unit, AND gate, five "INHIBITION" gates, four input buses for processor, four output buses for processor, processor tuning input, microinstruction code inputs, microinstruction address inputs, clock input. This results in possibility to decompose fuzzy information. EFFECT: increased functional capabilities, increased field of application. 7 tbl, 6 dwg

Description

Изобретение относится к цифровой вычислительной технике и предназначено для использования в однородных вычислительных структурах (ОВС) для реализации нечетких алгоритмов, а также в информационно-советующих и прогнозирующих системах. The invention relates to digital computing and is intended for use in homogeneous computing structures (OVS) for the implementation of fuzzy algorithms, as well as in information-advising and forecasting systems.

Известна ячейка ОВС, содержащая три регистра, схему сравнения, первую группу элементов И, группу элементов ИЛИ, дешифратор, три коммутатора, четвертый регистр и вторую группу элементов И, которая позволяет выполнять над элементами нечетких множеств следующие операции: отрицание, конъюнкцию, дизъюнкцию, импликацию и эквивалентность [1]
Однако эта ячейка не позволяет выполнять преобразования над нечеткими высказываниями по логическим формулам, содержащие более одной операции.A well-known OVS cell containing three registers, a comparison scheme, a first group of AND elements, a group of OR elements, a decoder, three switches, a fourth register and a second group of AND elements, which allows you to perform the following operations on elements of fuzzy sets: negation, conjunction, disjunction, implication and equivalence [1]
However, this cell does not allow the conversion of fuzzy statements using logical formulas containing more than one operation.

Наиболее близким к предлагаемому по технической сущности является устройство, выполненное в виде процессора для реализации операций над элементами расплывчатых множеств, содержащее три регистра, два коммутатора, схему сравнения, группу элементов И, счетчик, управляющую память, элемент И, причем информационные входы процессора соединены с информационными входами первого и второго регистров, прямые группы выходов первого, второго и третьего регистров соединены с первой, третьей и пятой группами информационных входов первого коммутатора соответственно, инверсные группы выходов первого, второго и третьего регистров соединены с второй, четвертой и шестой группами информационных входов первого коммутатора соответственно, первая группа выходов первого коммутатора соединена с первыми группами информационных входов второго коммутатора и схемы сравнения, вторая группа выходов первого коммутатора соединена с вторыми группами информационных входов второго коммутатора и схемы сравнения, группа выходов схемы сравнения соединена с второй группой управляющих входов второго коммутатора, группа выходов которого соединена с вторыми входами элементов И группы элементов И и с группами информационных входов первого, второго и третьего регистров, выходы элементов И группы элементов И соединены с информационными выходами процессора, группа входов адреса микрокоманды процессора соединена с информационными входами счетчика, выходы которого соединены с адресными входами управляющей памяти, группа входов загрузки программы процессора соединена с группой информационных входов управляющей памяти, вход задания режима работы процессора соединен с входами записи счетчика и управляющей памяти, выходы кода операции управляющей памяти соединены с первой группой управляющих входов второго коммутатора, выходы признака адреса первого операнда, адреса первого операнда, признака адреса второго операнда, адреса второго операнда управляющей памяти соединены с группой управляющих входов первого коммутатора, группа выходов адреса результата управляющей памяти соединена с входами записи первого, второго и третьего регистров, выход признака конца операции управляющей памяти соединен с первыми входами элементов И группы элементов И и с первым входом элемента И, второй вход которого соединен с тактовым входом процессора, выход элемента И соединен со счетным входом счетчика [2]
Недостатком известного устройства является однонаправленный метод обмена информацией, вследствие чего на базе таких устройств возможно построение ОВС, позволяющих реализовать нечеткие алгоритмы только для узкоспециализированного класса решаемых задач.Closest to the proposed technical essence is a device made in the form of a processor for implementing operations on elements of vague sets, containing three registers, two switches, a comparison circuit, a group of elements And, a counter, control memory, element And, moreover, the information inputs of the processor are connected to information inputs of the first and second registers, direct groups of outputs of the first, second and third registers are connected to the first, third and fifth groups of information inputs of the first switch accordingly, inverse output groups of the first, second and third registers are connected to the second, fourth and sixth groups of information inputs of the first switch, respectively, the first group of outputs of the first switch is connected to the first groups of information inputs of the second switch and the comparison circuit, the second group of outputs of the first switch is connected to the second groups of information inputs of the second switch and the comparison circuit, the group of outputs of the comparison circuit is connected to the second group of control inputs of the second a switch, the group of outputs of which is connected to the second inputs of the elements AND of the group of elements And and with the groups of information inputs of the first, second and third registers, the outputs of the elements AND the group of elements of And are connected to the information outputs of the processor, the group of inputs of the address of the processor micro-command is connected to the information inputs of the counter, the outputs which is connected to the address inputs of the control memory, the group of inputs of the processor program loading is connected to the group of information inputs of the control memory, The processor operation is connected to the counter and control memory entries, the control memory operation code outputs are connected to the first group of control inputs of the second switch, the outputs of the address attribute of the first operand, the address of the first operand, the address attribute of the second operand, the address of the second operand of the control memory are connected to the control group the inputs of the first switch, the group of outputs of the address of the result of the control memory is connected to the recording inputs of the first, second and third registers, the output of the operation end indication the control memory is connected to the first inputs of the elements AND of the group of elements AND and to the first input of the element And, the second input of which is connected to the clock input of the processor, the output of the element And is connected to the counting input of the counter [2]
A disadvantage of the known device is the unidirectional method of exchanging information, as a result of which it is possible to build OVS on the basis of such devices, which make it possible to implement fuzzy algorithms only for a highly specialized class of problems to be solved.

Изобретение предназначено для расширения функциональных возможностей ячейки за счет организации двунаправленного обмена нечетной информацией. The invention is intended to expand the functionality of the cell by organizing bidirectional exchange of odd information.

Цель достигается тем, что в ячейку, содержащую первый, второй и третий регистры, первый и второй коммутаторы, схему сравнения, счетчик, управляющую память и элемент И, причем прямые группы выходов первого, второго и третьего регистров соединены с первой, третьей и пятой группами информационных входов первого коммутатора соответственно, инверсные группы выходов первого, второго и третьего регистров соединены с второй, четвертой и шестой группами информационных входов первого коммутатора соответственно, первая группа выходов первого коммутатора соединена с первыми группами информационных входов второго коммутатора и схемы сравнения, вторая группа выходов первого коммутатора соединена с вторыми группами информационных входов второго коммутатора и схемы сравнения, группа выходов схемы сравнения соединена с второй группой управляющих входов второго коммутатора, группа входов адреса микрокоманды ячейки соединена с информационными входами счетчика, выходы которого соединены с адресными входами управляющей памяти, группа входов кода команды ячейки соединена с группой информационных входов управляющей памяти, вход настройки ячейки соединен с входами записи счетчика и управляющей памяти, выходы кода операции управляющей памяти соединены с первой группой управляющих входов второго коммутатора, выходы признака адреса первого операнда, первого и второго разрядов адреса первого операнда, признака адреса второго операнда, первого и второго разрядов адреса второго операнда управляющей памяти соединены с группой управляющих входов первого коммутатора, первый, второй и третий разряды выходов адреса результата управляющей памяти соединены с входом записи первого, второго и третьего регистров соответственно, выход признака конца операции управляющей памяти соединен с первым входом элемента И, второй вход которого соединен с тактовым входом ячейки, выход элемента И соединен со счетным входом счетчика, введены четвертый, пятый, шестой, седьмой и восьмой регистры, первый, второй, третий, четвертый и пятый элементы ЗАПРЕТ, причем группы информационных входов четвертого, пятого, шестого и седьмого регистров соединены с группами информационных входов первой, второй, третьей и четвертой входных шин ячейки соответственно, входы записи первой, второй, третьей и четвертой входных шин ячейки соединены с входами записи четвертого, пятого, шестого и седьмого регистров соответственно, группы выходов четвертого, пятого, шестого и седьмого регистров соответственно соединены с информационными входами первого, второго и третьего регистров и с группами информационных выходов первой, второй, третьей и четвертой выходных шин ячейки, группа выходов второго коммутатора соответственно соединена с группой информационных входов восьмого регистра, группа выходов которого соответственно соединена с группами информационных выходов первой, второй, третьей и четвертой выходных шин ячейки, выход первого разряда адреса первого операнда управляющей памяти соединен с прямыми входами четвертого и пятого элементов ЗАПРЕТ и с инверсными входами первого, второго и третьего элементов ЗАПРЕТ, выход второго разряда адреса первого операнда управляющей памяти соединен с прямыми входами второго и третьего элементов ЗАПРЕТ и с инверсными входами первого, четвертого и пятого элементов ЗАПРЕТ, выход третьего разряда адреса первого операнда управляющей памяти соединен с прямыми входами первого, третьего и пятого элементов ЗАПРЕТ и с инверсными входами второго и четвертого элементов ЗАПРЕТ, выход четвертого разряда адреса первого операнда управляющей памяти соединен с прямыми входами первого, второго, третьего, четвертого и пятого элементов ЗАПРЕТ, выходы первого, второго, третьего, четвертого и пятого элементов ЗАПРЕТ соединены с управляющими входами четвертого, пятого, шестого, седьмого и восьмого регистров соответственно, выход четвертого разряда адреса результата управляющей памяти соединен с входом записи восьмого регистра, выход пятого разряда адреса результата управляющей памяти соединен с выходом записи первой выходной шины ячейки, выход шестого разряда адреса результата управляющей памяти соединен с выходом записи второй выходной шины ячейки, выход седьмого разряда адреса результата управляющей памяти соединен с выходом записи третьей выходной шины ячейки, выход восьмого разряда адреса результата управляющей памяти соединен с выходом записи четвертой выходной шины ячейки. The goal is achieved by the fact that in the cell containing the first, second and third registers, the first and second switches, the comparison circuit, counter, control memory and the element And, moreover, the direct output groups of the first, second and third registers are connected to the first, third and fifth groups information inputs of the first switch, respectively, inverse groups of outputs of the first, second and third registers are connected to the second, fourth and sixth groups of information inputs of the first switch, respectively, the first group of outputs of the first comm the tator is connected to the first groups of information inputs of the second switch and the comparison circuit, the second group of outputs of the first switch is connected to the second groups of information inputs of the second switch and the comparison circuit, the group of outputs of the comparison circuit is connected to the second group of control inputs of the second switch, the group of input addresses of the cell microcommand is connected to information inputs of the counter, the outputs of which are connected to the address inputs of the control memory, the group of inputs of the cell command code is connected to the group and information inputs of the control memory, the cell setup input is connected to the counter recording inputs and the control memory, the control memory operation code outputs are connected to the first group of control inputs of the second switch, the outputs of the address sign of the first operand, the first and second bits of the address of the first operand, the address sign of the second operand, the first and second bits of the address of the second operand of the control memory are connected to the group of control inputs of the first switch, the first, second and third bits of the outputs of the address result The control memory data is connected to the recording input of the first, second and third registers, respectively, the output of the end of operation sign of the control memory is connected to the first input of the element And, the second input of which is connected to the clock input of the cell, the output of the element And is connected to the counting input of the counter, the fourth, fifth , sixth, seventh and eighth registers, the first, second, third, fourth and fifth elements are PROHIBITED, and the groups of information inputs of the fourth, fifth, sixth and seventh registers are connected to groups of information in odes of the first, second, third, and fourth input busbars of the cell, respectively, the recording inputs of the first, second, third, and fourth input busbars of the cell are connected to the recording inputs of the fourth, fifth, sixth, and seventh registers, respectively, of the group of outputs of the fourth, fifth, sixth, and seventh registers, respectively connected to the information inputs of the first, second and third registers and to the groups of information outputs of the first, second, third and fourth output buses of the cell, the group of outputs of the second switch, respectively, is connected and with the group of information inputs of the eighth register, the group of outputs of which are respectively connected to the groups of information outputs of the first, second, third, and fourth output buses of the cell, the output of the first bit of the address of the first operand of the control memory is connected to the direct inputs of the fourth and fifth elements BAN and to the inverse inputs of the first , the second and third elements are FORBID, the output of the second bit of the address of the first operand of the control memory is connected to the direct inputs of the second and third elements, FORBID, and with the inverse input with the first, fourth, and fifth BAN elements, the output of the third bit of the address of the first operand of the control memory is connected to the direct inputs of the first, third, and fifth elements of the BAN, and with the inverse inputs of the second and fourth elements of the BAN, the output of the fourth bit of the address of the first operand of the control memory is connected with direct inputs the first, second, third, fourth and fifth BAN elements, the outputs of the first, second, third, fourth and fifth BAN elements are connected to the control inputs of the fourth, fifth, sixth o, of the seventh and eighth registers, respectively, the output of the fourth bit of the address of the control memory result is connected to the write input of the eighth register, the output of the fifth bit of the address of the control memory result is connected to the write output of the first output bus of the cell, the output of the sixth bit of the address of the control memory result is connected to the second record output output bus of the cell, the output of the seventh digit of the address of the result of the control memory is connected to the write output of the third output bus of the cell, the output of the eighth bit of the address of the result a control memory connected to the output of the fourth recording output cell bus.

На фиг.1 показана функциональная схема ячейки; на фиг.2 структура микрокоманды; на фиг.3 функциональная схема одного из возможных вариантов реализации первого коммутатора; на фиг.4 функциональная схема одного из возможных вариантов реализации второго коммутатора; на фиг.5 представлен ОВС на базе таких ячеек; на фиг.6 показано функциональное назначение входов-выходов ячейки. Figure 1 shows the functional diagram of the cell; figure 2 structure of the microcommands; figure 3 is a functional diagram of one of the possible embodiments of the first switch; figure 4 is a functional diagram of one of the possible embodiments of the second switch; figure 5 presents the OVS on the basis of such cells; figure 6 shows the functional purpose of the inputs and outputs of the cell.

В табл.1 приведена система основных команд ячейки; в табл.2 мнемокоды и коды адресов операндов и адресов результата; в табл.3 примеры микропрограмм, выполненных ячейкой; в табл.4 соответствие входов и выходов первого коммутатора при его работе; в табл.5 работа схемы сравнения; в табл.6 соответствие входов и выходов второго коммутатора при его работе; в табл.7 возможные варианты разрешенных комбинаций адресов результата в зависимости от адреса первого операнда при выполнении операций пересылки. Table 1 shows the system of basic cell commands; in table 2 mnemonic codes and address codes of operands and result addresses; Table 3 shows examples of microprograms executed by a cell; in table 4, the correspondence of the inputs and outputs of the first switch during its operation; in table 5, the operation of the comparison scheme; in table 6, the correspondence of the inputs and outputs of the second switch during its operation; Table 7 shows the possible options for the allowed combinations of the result addresses depending on the address of the first operand during the transfer operations.

Ячейка содержит (фиг. 1) четвертый, пятый, шестой и седьмой регистры 1,2,3 и 4, первый, второй и третий регистры 5, 6 и 7, первый коммутатор 8, схему 9 сравнения, второй коммутатор 10, восьмой регистр 11, счетчик 12, управляющую память 13, элемент И 14, первый, второй, третий и четвертый элементы ЗАПРЕТ 15, 16, 17 и 18, пятый элемент ЗАПРЕТ 19, первую, вторую, третью и четвертую входные шины 20, 21, 22 и 23 ячейки, первую, вторую, третью и четвертую выходные шины 24, 25, 26 и 27 ячейки, настроечный вход 28 ячейки, входы 29 кода микрокоманды, входы 30 адреса микрокоманды, тактовый вход 31 ячейки 32. The cell contains (Fig. 1) the fourth, fifth, sixth and seventh registers 1,2,3 and 4, the first, second and third registers 5, 6 and 7, the first switch 8, the comparison circuit 9, the second switch 10, the eighth register 11 , counter 12, control memory 13, element And 14, first, second, third and fourth elements BAN 15, 16, 17 and 18, fifth element BAN 19, first, second, third and fourth input buses 20, 21, 22 and 23 cells, the first, second, third and fourth output buses 24, 25, 26 and 27 cells, tuning input 28 cells, inputs 29 of the micro command code, inputs 30 of the address of the micro command, clock input 31 cells 32.

Формат микрокоманды (фиг.2) содержит поля 33-439. The microcommand format (FIG. 2) contains fields 33-439.

Выходы регистров 1, 2, 3 и 4 соединены с информационными входами регистров 5, 6 и 7, прямые выходы которых соединены с первой, третьей и пятой группами информационных входов коммутатора 8 соответственно. Инверсные выходы регистров 5,6 и 7 соединены с второй, четвертой и шестой группами информационных входов коммутатора 8 соответственно, первая группа выходов которого соединена с первыми группами информационных входов схемы 9 сравнения и коммутатора 10. Вторая группа выходов коммутатора 8 соединена с вторыми группами информационных входов схемы 9 сравнения и коммутатора 10. Выходы коммутатора 10 соединены с информационными входами регистра 11. Выходы счетчика 12 соединены с адресными входами управляющей памяти 13, выход поля "конец операции" которой соединен с первым входом элемента И 14. Выход элемента И 14 соединен со счетным входом счетчика 12. Выход первого, второго, третьего и четвертого разрядов поля "адрес первого операнда" управляющей памяти 13 соединены соответственно с первым, вторым, третьим и четвертым входами элементов ЗАПРЕТ 15, 16, 17, 18 и 19. Выходы элементов ЗАПРЕТ 15, 16, 17, 18 и 19 соединены с управляющими входами регистров 1, 2, 3, 4 и 11 соответственно. Выходы первого, второго и третьего разрядов поля "адрес результата" управляющей памяти 13 соединены с входами записи регистров 5, 6 и 7 соответственно. Выходы поля "признак адреса первого операнда", первого и второго разрядов поля "адрес первого операнда", поля "признак адреса второго операнда" и поля "адрес второго операнда" управляющей памяти 13 соединены с группой управляющих входов коммутатора 8. Выходы поля "код операции" управляющей памяти 13 соединены с первой группой управляющих входов коммутатора 10, вторая группа управляющих входов которого соединена с группой выходов схемы 9 сравнения. Выход четвертого разряда поля "адрес результата" управляющей памяти 13 соединен с входом записи регистра 11. Информационные входы регистров 1, 2, 3 и 4 соединены с группами информационных входов входных шин 20, 21, 22 и 23 ячейки соответственно. Входы записи регистров 1, 2, 3 и 4 соединены с входами записи входных шин 20, 21, 22 и 23 ячейки соответственно. Выходы регистра 11 соединены с информационными входами регистров 5, 6 и 7 и с группами информационных выходов выходных шин 24, 25, 26 и 27 ячейки. Выходы записи выходных шин 24, 25, 26 и 27 ячейки соединены с выходами пятого, шестого, седьмого и восьмого разрядов поля "адрес результата" управляющей памяти 13 соответственно. Вход 28 настройки ячейки соединен с входами записи счетчика 12 и управляющей памяти 13. Входы 29 кода команды ячейки соединены с информационными входами управляющей памяти 13, входы 30 адреса микрокоманды ячейки соединены с информационными входами счетчика 12. Тактовый вход 31 ячейки соединен с вторым входом элемента И 14. The outputs of registers 1, 2, 3, and 4 are connected to the information inputs of registers 5, 6, and 7, the direct outputs of which are connected to the first, third, and fifth groups of information inputs of switch 8, respectively. The inverse outputs of registers 5,6 and 7 are connected to the second, fourth and sixth groups of information inputs of the switch 8, respectively, the first group of outputs of which is connected to the first groups of information inputs of the comparison circuit 9 and switch 10. The second group of outputs of the switch 8 is connected to the second groups of information inputs comparison circuit 9 and switch 10. The outputs of the switch 10 are connected to the information inputs of the register 11. The outputs of the counter 12 are connected to the address inputs of the control memory 13, the output of the “end of operation” field is the swarm is connected to the first input of the element And 14. The output of the element And 14 is connected to the counting input of the counter 12. The output of the first, second, third and fourth bits of the field "address of the first operand" of the control memory 13 are connected respectively to the first, second, third and fourth inputs of the elements FORBID 15, 16, 17, 18 and 19. The outputs of the elements FORBID 15, 16, 17, 18 and 19 are connected to the control inputs of the registers 1, 2, 3, 4 and 11, respectively. The outputs of the first, second and third bits of the field "address of the result" of the control memory 13 are connected to the recording inputs of registers 5, 6 and 7, respectively. The outputs of the field "sign of the address of the first operand", the first and second bits of the field "address of the first operand", the field "sign of the address of the second operand" and the field "address of the second operand" of the control memory 13 are connected to the group of control inputs of the switch 8. The outputs of the field "operation code "the control memory 13 is connected to the first group of control inputs of the switch 10, the second group of control inputs of which are connected to the group of outputs of the comparison circuit 9. The output of the fourth bit of the "result address" field of the control memory 13 is connected to the input of the register register 11. The information inputs of the registers 1, 2, 3, and 4 are connected to the groups of information inputs of the input buses 20, 21, 22, and 23 of the cell, respectively. The recording inputs of the registers 1, 2, 3, and 4 are connected to the recording inputs of the input buses 20, 21, 22, and 23 of the cell, respectively. The outputs of the register 11 are connected to the information inputs of the registers 5, 6 and 7 and with the groups of information outputs of the output buses 24, 25, 26 and 27 cells. The recording outputs of the output buses 24, 25, 26, and 27 of the cell are connected to the outputs of the fifth, sixth, seventh, and eighth digits of the “address address” field of the control memory 13, respectively. The input 28 of the cell settings is connected to the recording entries of the counter 12 and the control memory 13. The inputs 29 of the cell command code are connected to the information inputs of the control memory 13, the inputs 30 of the address of the microcommand of the cell are connected to the information inputs of the counter 12. The clock input 31 of the cell is connected to the second input of the And element 14.

Ячейка предназначена для реализации микропрограмм обработки нечетких высказываний, элементов нечетких множеств и для образования ОВС, позволяющей реализовать нечеткие алгоритмы, в основе которых используется аппарат теории графов. The cell is intended for the implementation of microprograms for processing fuzzy statements, elements of fuzzy sets, and for the formation of OVS, which allows to implement fuzzy algorithms based on the apparatus of graph theory.

Нечетким высказыванием называется предложение, относительно которого можно судить о степени его истинности или ложности. Степень истинности каждого нечеткого высказывания принимает значения из интервала [0,1] Примерами нечетких высказываний являются пять небольшое число, сто много, сорок среднее число и тысяча много. Степень истинности первого нечеткого высказывания положим равной 0,1, второго 0,3, третьего 0,2, четвертого 0,9. Если обозначить первое нечеткое высказывание а, второе b, третье с, а четвертое d, то а 0,1; b 0,3; с 0,2; d 0,9. A fuzzy utterance is a sentence regarding which one can judge the degree of its truth or falsehood. The degree of truth of each fuzzy statement takes values from the interval [0,1] Examples of fuzzy statements are five small number, one hundred many, forty average and one thousand many. The degree of truth of the first fuzzy statement is set equal to 0.1, second 0.3, third 0.2, fourth 0.9. If we denote the first fuzzy statement a, the second b, the third c, and the fourth d, then a 0.1; b 0.3; with 0.2; d 0.9.

Если а и b некоторые простые нечеткие высказывания, то, применяя к ним логические операции, можно получить составные высказывания. Ячейка реализует следующие логические операции над значениями нечетких высказываний а и b:

Figure 00000001
Figure 00000002
a
Figure 00000003
Figure 00000004
Figure 00000005

Если заданы степени истинности простых нечетких высказываний, то, используя (1) (5), можно найти степень истинности результирующего нечеткого высказывания, а также решать нечеткие логические уравнения.If a and b are some simple fuzzy statements, then applying logical operations to them, we can obtain compound statements. A cell implements the following logical operations on the values of fuzzy statements a and b:
Figure 00000001
Figure 00000002
a
Figure 00000003
Figure 00000004
Figure 00000005

If the degrees of truth of simple fuzzy statements are given, then using (1) (5), one can find the degree of truth of the resulting fuzzy statement, as well as solve fuzzy logical equations.

Регистры 1-4 предназначены для приема в параллельном коде, хранения и выдачи в прямом коде значений нечетких высказываний на информационные входы регистров 5-7 и на выходные шины 24-27 ячейки и имеют информационные входы и выходы, разрядность которых определяется представлением нечетких высказываний, вход записи и управляющий вход, предназначенный для вывода выходов регистров из третьего состояния. Регистры имеют третье, высокоимпедансное, состояние и могут быть выполнены на микросхемах, например К555ИР22. Регистры 5-7 предназначены для приема в параллельном коде, хранения и выдачи в прямом и инверсном кодах значений нечетких высказываний на информационные входы коммутатора 8 и имеют информационные входы и выходы, разрядность которых определяется разрядностью регистров 1-4, и вход записи. Регистры могут быть выполнены на микросхемах, например, К555ИР35, где инверсные выходы организованы с помощью инверторов, и могут быть выполнены на микросхемах, например, К155ЛН1. Registers 1-4 are intended for receiving in parallel code, storing and issuing in a direct code the values of fuzzy statements on the information inputs of registers 5-7 and on the output buses 24-27 cells and have information inputs and outputs, the bit capacity of which is determined by the presentation of fuzzy statements, input records and control input for outputting register outputs from the third state. The registers have a third, high impedance state and can be performed on microcircuits, for example K555IR22. Registers 5-7 are designed for receiving in parallel code, storing and issuing in direct and inverse codes the values of fuzzy statements to the information inputs of switch 8 and have information inputs and outputs, the bit depth of which is determined by the bit depth of registers 1-4, and the recording input. The registers can be performed on microcircuits, for example, K555IR35, where the inverse outputs are organized using inverters, and can be performed on microcircuits, for example, K155LN1.

Коммутатор 8 предназначен для коммутации выходов регистров 5-7 на входы схемы 9 сравнения и коммутатора 10 и имеет шесть групп информационных входов, две группы выходов и группу управляющих входов. Разрядность информационных входов и выходов коммутатора определяется разрядностью регистров 1-4. Разрядность группы управляющих входов коммутатора 8 зависит от способа задания кодов адреса операндов, хранящихся в регистрах 5-7. The switch 8 is designed for switching the outputs of the registers 5-7 to the inputs of the comparison circuit 9 and the switch 10 and has six groups of information inputs, two groups of outputs and a group of control inputs. The width of the information inputs and outputs of the switch is determined by the width of the registers 1-4. The size of the group of control inputs of the switch 8 depends on the method of setting the address codes of the operands stored in registers 5-7.

На фиг. 3 приведена одна из возможных схем реализации коммутатора 8 на базе микросхем, например, К155КП7, который представляет собой две одинаковые группы мультиплексоров 40 и 41, состоящих из N мультиплексоров 42, где N разрядность нечетких высказываний и соответственно регистров 1-4. Соответствие входов и выходов коммутатора при его работе показано в табл.4. In FIG. Figure 3 shows one of the possible schemes for implementing a switch 8 based on microcircuits, for example, K155KP7, which is two identical groups of multiplexers 40 and 41, consisting of N multiplexers 42, where N is the bit depth of fuzzy statements and, respectively, registers 1-4. The correspondence of the inputs and outputs of the switch during its operation is shown in Table 4.

Схема 9 сравнения предназначена для сравнения значений нечетких высказываний и имеет две группы информационных входов, разрядность которых определяется разрядностью регистров 1-4, и три выхода признаков результата сравнения и может быть выполнена на микросхемах, например, К555СП1. Работа схемы сравнения показана в табл.5. Comparison scheme 9 is intended for comparing the values of fuzzy statements and has two groups of information inputs, the bit depth of which is determined by the bit depth of registers 1-4, and three outputs of signs of the comparison result and can be performed on microcircuits, for example, K555SP1. The operation of the comparison circuit is shown in Table 5.

Коммутатор 10 предназначен для коммутации одного из выходов коммутатора 8 с информационными входами регистра 11. Коммутатор 10 имеет две группы информационных входов и одну группу выходов, разрядность которых определяется разрядностью регистров 1-4, а также две группы управляющих входов. Разрядность первой группы управляющих входов равна четырем, а разрядность второй группы управляющих входов равна трем. The switch 10 is designed for switching one of the outputs of the switch 8 with the information inputs of the register 11. The switch 10 has two groups of information inputs and one group of outputs, the bit capacity of which is determined by the capacity of the registers 1-4, as well as two groups of control inputs. The width of the first group of control inputs is four, and the width of the second group of control inputs is three.

На фиг. 4 приведена одна из возможных схем реализации коммутатора 10, который содержит мультиплексор 43, четыре элемента И 44, 45, 47 и 49, два элемента ИЛИ 46 и 48 и элемент НЕ 50, которые могут быть выполнены на микросхемах, например, К531КП11П, К155ЛИ1, К155ЛЛ1, К155ЛН1. Соответствие входов и выходов коммутатора при его работе показано в табл.6. In FIG. 4 shows one of the possible implementation schemes of the switch 10, which contains the multiplexer 43, four elements AND 44, 45, 47 and 49, two elements OR 46 and 48 and the element NOT 50, which can be performed on microcircuits, for example, K531KP11P, K155LI1, K155LL1, K155LN1. The correspondence of the inputs and outputs of the switch during its operation is shown in Table 6.

Счетчик 12 предназначен для задания начального адреса микропрограммы (т. е. адреса первой микрокоманды микропрограммы) и для формирования адреса текущей микрокоманды, имеет информационные входы, счетный вход, выходы и управляющий вход вход записи и может быть выполнен на микросхемах, например, К155ИЕ7. Разрядность информационных входов и выходов определяется объемом управляющей памяти 13. The counter 12 is designed to specify the starting address of the firmware (i.e., the address of the first micro-command of the firmware) and to generate the address of the current micro-command, has information inputs, a counting input, outputs and a control input, a recording input and can be performed on microcircuits, for example, K155IE7. The width of the information inputs and outputs is determined by the amount of control memory 13.

Управляющая память 13 совместно с элементом И 14 и счетчиком 12 представляет собой микропрограммное устройство управления, которое предназначено для хранения микропрограмм и организации работы ячейки. Объем управляющей памяти зависит от числа микропрограмм. Разрядность выходной шины управляющей памяти определяется форматом микрокоманды. Управляющая память может быть выполнена на микросхемах, например, К155РУ5 или К155РУ2А. The control memory 13 together with the element And 14 and the counter 12 is a firmware control device, which is designed to store microprograms and organization of the cell. The amount of control memory depends on the number of firmware. The size of the output bus of the control memory is determined by the format of the micro command. The control memory can be performed on microcircuits, for example, K155RU5 or K155RU2A.

Реализация таких устройств широко известна (например, Шевкопляс Б.В. Микропроцессорные структуры. Инженерные решения. M. Радио и связь, 1990, с. 27). The implementation of such devices is widely known (for example, Shevkoplyas BV Microprocessor structures. Engineering solutions. M. Radio and Communications, 1990, p. 27).

Элемент И 14 предназначен для стробирования прохождения импульсов от внешнего генератора импульсов в тот момент, когда выполнение текущей микропрограммы завершилось и ячейка готова к выполнению следующей микропрограммы, имеет два входа и выход и может быть выполнен на микросхемах, например, К144ЛИ1. Element And 14 is intended for gating the passage of pulses from an external pulse generator at the moment when the current microprogram is completed and the cell is ready for the next microprogram, has two inputs and an output, and can be performed on microcircuits, for example, K144LI1.

Элементы ЗАПРЕТ 15-18 предназначены для формирования управляющих сигналов в регистры 1-4 соответственно, по которым выходы регистра выводятся из высокоимпедансного состояния, и могут быть выполнены на микросхемах, например, К155ЛИ1 и К155ЛН1. Элементы ЗАПРЕТ 15-18 имеют четыре входа и один выход, причем первый и второй входы элемента ЗАПРЕТ 15 инверсные, а третий и четвертый прямые, первый и третий входы элемента ЗАПРЕТ 16 инверсные, а второй и четвертый прямые, первый вход элемента ЗАПРЕТ 17 инверсный, а второй, третий и четвертый прямые, второй и третий входы элемента ЗАПРЕТ 18 инверсные, а первый и четвертый прямые. Элемент ЗАПРЕТ 19 предназначен для формирования управляющего сигнала в регистр 11, по которому выходы регистра выводятся из высокоимпедансного состояния, и может быть выполнен на микросхемах, например, К155ЛИ1 и К155ЛН1. Элемент ЗАПРЕТ 19 имеет четыре входа и один выход, причем первый, третий и четвертый входы прямые, а второй вход инверсный. The elements of PROHIBITION 15-18 are intended for generating control signals in registers 1-4, respectively, by which the outputs of the register are derived from the high impedance state, and can be performed on microcircuits, for example, K155LI1 and K155LN1. BAN elements 15-18 have four inputs and one output, with the first and second inputs of the BAN element 15 inverse and the third and fourth straight, the first and third inputs of the BAN 16 element inverse and the second and fourth lines, the first input of the BAN element 17 inverse, and the second, third and fourth lines, the second and third inputs of the element BAN 18 are inverse, and the first and fourth lines. The element is forbidden 19 is used to generate a control signal in the register 11, by which the outputs of the register are derived from the high-impedance state, and can be performed on microcircuits, for example, K155LI1 and K155LN1. The element BAN 19 has four inputs and one output, the first, third and fourth inputs being direct and the second input inverse.

Входные шины 20, 21, 22 и 23 ячейки предназначены для приема нечетких высказываний и их записи в регистры 1, 2, 3 и 4 соответственно и содержат группы информационных входов и входы записи нечетких высказываний. Группы информационных входов входных шин 20-23 ячейки соединены с информационными входами регистров 1-4 соответственно. Входы записи нечетких высказываний входных шин 20-23 ячейки соединены с входами записи регистров 1-4 соответственно. Разрядность групп информационных входов входных шин определяется представлением нечетких высказываний. The input buses 20, 21, 22, and 23 of the cell are designed to receive fuzzy statements and write them to registers 1, 2, 3, and 4, respectively, and contain groups of information inputs and recording entries for fuzzy statements. Groups of information inputs of input buses 20-23 cells are connected to the information inputs of registers 1-4, respectively. The recording inputs of the fuzzy statements of the input buses 20-23 cells are connected to the recording inputs of the registers 1-4, respectively. The bit depth of groups of information inputs of input buses is determined by the presentation of fuzzy statements.

Выходные шины 24, 25, 26 и 27 ячейки предназначены для выдачи и записи результирующих значений нечетких высказываний в соседние ячейки структуры и содержат группы информационных выходов и выходы записи нечетких высказываний. Группы информационных выходов выходных шин 24-27 ячейки соединены с выходами регистров 1, 2, 3, 4 и 11. Выходы записи нечетких высказываний выходных шин 24, 25, 26 и 27 ячейки соединены с пятым, шестым, седьмым и восьмым разрядами поля адреса результата управляющей памяти 13 соответственно. Разрядность группы информационных выходов шины определяется разрядностью регистров 1, 2, 3, 4 и 11, или представлением нечетких высказываний. The output buses 24, 25, 26, and 27 of the cell are designed to issue and record the resulting values of fuzzy statements in neighboring cells of the structure and contain groups of information outputs and recording fuzzy statements. The groups of information outputs of the output buses 24-27 cells are connected to the outputs of the registers 1, 2, 3, 4 and 11. The outputs of the recording fuzzy statements of the output buses 24, 25, 26 and 27 of the cell are connected to the fifth, sixth, seventh and eighth digits of the result address field control memory 13, respectively. The bit depth of the group of information outputs of the bus is determined by the width of the registers 1, 2, 3, 4 and 11, or by the presentation of fuzzy statements.

Вход 28 настройки ячейки предназначен для записи адреса микрокоманды в счетчик 12 и кода микрокоманды в управляющую память 13. Входы 29 кода команды ячейки предназначены для занесения микрокоманд микропрограмм в управляющую память 13. Разрядность входов 29 определяется форматом микрокоманды. Входы 30 адреса микрокоманды ячейки предназначены для занесения в счетчик 12 адреса первой микрокоманды выполненной микропрограммы, а также для задания адресов микрокоманд при загрузке микропрограмм в управляющую память 13. Разрядность входов 30 определяется объемом управляющей памяти 13. Тактовый вход 31 ячейки предназначен для синхронизации работы элементов ячейки. The input 28 of the cell settings is used to record the address of the micro command in the counter 12 and the micro code of the command in the control memory 13. The inputs 29 of the code of the cell command are intended for recording micro commands of the microprograms in the control memory 13. The bit depth of the inputs 29 is determined by the format of the micro command. Inputs 30 addresses of the microcommand of the cell are intended for entering into the counter 12 the addresses of the first microcommand of the completed microprogram, as well as for specifying the addresses of microcommands when loading the microprograms into the control memory 13. The capacity of the inputs 30 is determined by the volume of the control memory 13. The clock input 31 of the cell is designed to synchronize the operation of the cell elements .

Рассмотрим работу ячейки 32 на примере алгоритмов выполнения следующих операций. Consider the operation of cell 32 using the following algorithms as an example.

Алгоритм выполнения операций дизъюнкции, конъюнкции. Algorithm for performing disjunction operations, conjunctions.

1. Выдать содержимое регистра 1 на его выходы и записать это значение в один из регистров 5-7, например в регистр 5. 1. Issue the contents of register 1 to its outputs and write this value to one of the registers 5-7, for example, to register 5.

2. Выдать содержимое регистра 2 на его выходы и записать это значение в один из регистров 5-7, например в регистр 6. 2. To output the contents of register 2 to its outputs and write this value to one of the registers 5-7, for example, to register 6.

3. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в прямых кодах. 3. To output to the corresponding inputs of the comparison circuit 9 and the switch 10 the contents of registers 5 and 6 in direct codes.

4. Выдать результат выполнения операции на выход коммутатора 10 и записать этот результат в регистр 11. 4. To give the result of the operation to the output of the switch 10 and write this result in the register 11.

5. Выдать содержимое регистра 11 на его выходы и записать это значение в один из регистров 5-7 или выдать на соответствующие выходные шины 24-27 ячейки 32, например на выходную шину 26. 5. To output the contents of the register 11 to its outputs and write this value to one of the registers 5-7 or to output cells 32 to the corresponding output buses 24-27, for example, to the output bus 26.

6. Конец. 6. The end.

Отличие между операциями дизъюнкции и конъюнкции состоит лишь в том, что в результате выполнения операции дизъюнкции на информационные выходы соответствующей выходной шины ячейки выдается максимальное значение из двух сравниваемых нечетких высказываний, а при выполнении операции конъюнкции минимальное. The difference between disjunction and conjunction operations is only that as a result of performing the disjunction operation, the maximum value of the two compared fuzzy statements is output to the information outputs of the corresponding output bus of the cell, and the minimum value when performing the conjunction operation.

Алгоритм выполнения операции пересылки. The algorithm for performing the transfer operation.

1. Выдать содержимое одного из регистров 1-4 или 11 на их выходы и записать это значение в один из регистров 5-7 (внутренняя пересылка), например в регистр 6, или выдать на соответствующие выходные шины ячейки, например на выходную шину 26 (внешняя пересылка). 1. To output the contents of one of the registers 1-4 or 11 to their outputs and write this value to one of the registers 5-7 (internal transfer), for example, to register 6, or to output cells to the corresponding output buses, for example, to the output bus 26 ( external shipment).

2. Конец. 2. The end.

Алгоритм выполнения операции импликации. The algorithm for performing the implication operation.

1. Выдать содержимое регистра 3 на его выходы и записать это значение в регистр 5. 1. Issue the contents of register 3 to its outputs and write this value to register 5.

2. Выдать содержимое регистра 4 на его выходы и записать это значение в регистр 6. 2. Issue the contents of register 4 to its outputs and write this value to register 6.

3. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в инверсном и прямом кодах соответственно. 3. To output to the corresponding inputs of comparison circuit 9 and switch 10 the contents of registers 5 and 6 in inverse and direct codes, respectively.

4. Произвести сравнение этих операндов и записать результат операции в регистр 11. 4. Compare these operands and write the result of the operation in register 11.

5. Выдать содержимое регистра 11 на его выходы и записать это значение в один из регистров 5-7 или выдать на соответствующие выходные шины ячейки, например на выходную шину 24. 5. Issue the contents of the register 11 to its outputs and write this value to one of the registers 5-7 or output to the corresponding output bus cells, for example, to the output bus 24.

6. Конец. 6. The end.

Алгоритм выполнения операции инверсии. The algorithm for performing the inversion operation.

1. Выдать содержимое одного из регистров 1-4, например регистра 1, на его выходы и записать это значение в один из регистров 5-7, например в регистр 7. 1. To output the contents of one of the registers 1-4, for example register 1, to its outputs and write this value to one of the registers 5-7, for example, to register 7.

2. Выдать содержимое регистра 7 на первую группу выходов коммутатора 8 в инверсном коде и записать это значение в регистр 11. 2. Issue the contents of register 7 to the first group of outputs of switch 8 in the inverse code and write this value to register 11.

3. Выдать содержимое регистра 11 на его выходы и записать это значение в один из регистров 5-7 или выдать на соответствующие выходные шины ячейки, например на выходную шину 25. 3. To output the contents of register 11 to its outputs and write this value to one of the registers 5-7 or to output cells to the corresponding output buses, for example, to the output bus 25.

4. Конец. 4. The end.

Алгоритм выполнения операции ассоциативного поиска. An algorithm for performing an associative search operation.

1. Выдать содержимое регистра 1 на его выходы и записать это значение в регистр 5. 1. Issue the contents of register 1 to its outputs and write this value to register 5.

2. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 6. 2. Issue the contents of register 2 to its outputs and write this value to register 6.

3. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в прямых кодах. 3. To output to the corresponding inputs of the comparison circuit 9 and the switch 10 the contents of registers 5 and 6 in direct codes.

4. Если содержимое регистра 5 совпадает с содержимым регистра 6, то содержимое этого регистра записать в регистр 11. В противном случае запись не производить. 4. If the contents of register 5 matches the contents of register 6, then write the contents of this register to register 11. Otherwise, do not record.

5. Выдать содержимое регистра 11 на его выходы и записать это значение в один из регистров 5-7 или выдать на соответствующие выходные шины ячейки, например на выходную шину 26. 5. Issue the contents of the register 11 to its outputs and write this value to one of the registers 5-7 or output to the corresponding output bus cells, for example, to the output bus 26.

6. Конец. 6. The end.

Алгоритм выполнения операций эквивалентности. Algorithm for performing equivalence operations.

1. Выдать содержимое регистра 1 на его выходы и записать это значение в регистр 5. 1. Issue the contents of register 1 to its outputs and write this value to register 5.

2. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 6. 2. Issue the contents of register 2 to its outputs and write this value to register 6.

3. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в инверсном и прямом кодах соответственно. 3. To output to the corresponding inputs of comparison circuit 9 and switch 10 the contents of registers 5 and 6 in inverse and direct codes, respectively.

4. Записать наибольшее из сравниваемых значений в регистр 11. 4. Write the largest of the compared values in register 11.

5. Выдать содержимое регистра 11 на его выходы и записать это значение в регистр 7. 5. Issue the contents of register 11 to its outputs and write this value to register 7.

6. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в прямом и инверсном кодах соответственно. 6. To output to the corresponding inputs of the comparison circuit 9 and the switch 10 the contents of the registers 5 and 6 in direct and inverse codes, respectively.

7. Записать наибольшее из сравниваемых значений в регистр 11. 7. Write the largest of the compared values in register 11.

8, Выдать содержимое регистра 11 на его выходы и записать это значение в регистр 6. 8, Output the contents of register 11 to its outputs and write this value to register 6.

9. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 6 и 7 в прямых кодах. 9. To output to the corresponding inputs of the comparison circuit 9 and the switch 10 the contents of registers 6 and 7 in direct codes.

10. Записать наименьшее из сравниваемых значений в регистр 11. 10. Write the smallest of the compared values in register 11.

11. Выдать содержимое регистра 11 на его выходы и записать это значение в один из регистров 5-7 или выдать на соответствующие выходные шины ячейки, например на выходную шину 26. 11. Issue the contents of the register 11 to its outputs and write this value to one of the registers 5-7 or output to the corresponding output bus cells, for example, to the output bus 26.

12. Конец. 12. The end.

Кроме того, ячейка позволяет выполнять микроорганизмы, состоящие из различных наборов операций, объединенных в сложные логические формулы, например
(a←→b) ∨ (a ∧ b) которую можно представить в виде
max(min(max(1-a,b),max(a,1-b)),min(a,b)).In addition, the cell allows you to perform microorganisms consisting of various sets of operations, combined into complex logical formulas, for example
(a ← → b) ∨ (a ∧ b) which can be represented as
max (min (max (1-a, b), max (a, 1-b)), min (a, b)).

При этом выполнение такой микропрограммы в ячейке обеспечивается за счет хранения в регистрах 1-4 исходных значений нечетких высказываний. Moreover, the execution of such microprograms in the cell is ensured by storing the initial values of fuzzy statements in registers 1–4.

Алгоритм выполнения микропрограммы (a←→b) ∨ (a ∧ b)
1. Выдать содержимое регистра 1 на его выходы и записать это значение в регистр 5.Firmware execution algorithm (a ← → b) ∨ (a ∧ b)
1. Issue the contents of register 1 to its outputs and write this value to register 5.

2. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 6. 2. Issue the contents of register 2 to its outputs and write this value to register 6.

3. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в инверсном и прямом кодах соответственно. 3. To output to the corresponding inputs of comparison circuit 9 and switch 10 the contents of registers 5 and 6 in inverse and direct codes, respectively.

4. Записать наибольшее из сравниваемых значений в регистр 11. 4. Write the largest of the compared values in register 11.

5. Выдать содержимое регистра 11 на его выходы и записать это значение в регистр 7. 5. Issue the contents of register 11 to its outputs and write this value to register 7.

6. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в прямом и инверсном кодах соответственно. 6. To output to the corresponding inputs of the comparison circuit 9 and the switch 10 the contents of the registers 5 and 6 in direct and inverse codes, respectively.

7. Записать наибольшее из сравниваемых значений в регистр 11. 7. Write the largest of the compared values in register 11.

8. Выдать содержимое регистра 11 на его выходы и записать это значение в регистр 6. 8. Issue the contents of register 11 to its outputs and write this value to register 6.

9. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 6 и 7 в прямых кодах. 9. To output to the corresponding inputs of the comparison circuit 9 and the switch 10 the contents of registers 6 and 7 in direct codes.

10. Записать наибольшее из сравниваемых значений в регистр 11. 10. Write the largest of the compared values in register 11.

11. Выдать содержимое регистра 11 на его выходы и записать это значение в регистр 7. 11. Issue the contents of register 11 to its outputs and write this value to register 7.

12. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 6. 12. Issue the contents of register 2 to its outputs and write this value to register 6.

13. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в прямых кодах. 13. To output to the corresponding inputs of the comparison circuit 9 and switch 10 the contents of registers 5 and 6 in direct codes.

14. Записать наименьшее из сравниваемых значений в регистр 11. 14. Write the smallest of the compared values in register 11.

15. Выдать содержимое регистра 11 на его выходы и записать это значение в регистр 5. 15. Issue the contents of register 11 to its outputs and write this value to register 5.

16. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 7 в прямых кодах. 16. To issue the contents of registers 5 and 7 in direct codes to the corresponding inputs of comparison circuit 9 and switch 10.

17. Записать наибольшее из сравниваемых значений в регистр 11. 17. Write the largest of the compared values in register 11.

18. Выдать результат выполнения микропрограммы (a←→b) ∨ (a ∧ b) на выходы регистра 11 и записать это значение в один из регистров 5-7 или выдать на соответствующие выходные шины ячейки, например на выходную шину 26 ячейки. 18. To output the result of the firmware (a ← → b) ∨ (a ∧ b) to the outputs of register 11 and write this value to one of the registers 5-7 or output to the corresponding output buses of the cell, for example, to the output bus 26 of the cell.

19. Конец. 19. The end.

Алгоритм выполнения набора микропрограмм конъюнкциия+дизъюнкция. Conjunction + disjunction microprogram execution algorithm.

1. Выдать содержимое регистра 1 на его выходы и записать это значение в регистр 5. 1. Issue the contents of register 1 to its outputs and write this value to register 5.

2. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 6. 2. Issue the contents of register 2 to its outputs and write this value to register 6.

3. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в прямых кодах. 3. To output to the corresponding inputs of the comparison circuit 9 and the switch 10 the contents of registers 5 and 6 in direct codes.

4. Записать наименьшее из сравниваемых значений в регистр 11. 4. Write the smallest of the compared values in register 11.

5. Выдать содержимое регистра 11 на его выходы и на выходную шину 26 ячейки. 5. Issue the contents of the register 11 to its outputs and to the output bus 26 of the cell.

6. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в прямых кодах. 6. To issue the contents of registers 5 and 6 in direct codes to the corresponding inputs of comparison circuit 9 and switch 10.

7. Записать наибольшее из сравниваемых значений в регистр 11. 7. Write the largest of the compared values in register 11.

8. Выдать содержимое регистра 11 на его выходы и на выходную шину 27 ячейки. 8. Issue the contents of the register 11 to its outputs and to the output bus 27 of the cell.

9. Конец. 9. The end.

Алгоритм выполнения операции пересылки а+с. Algorithm for performing the forwarding operation a + c.

1. Выдать содержимое регистра 1 на его выходы и выдать это значение на выходные шины 24 и 25 ячейки. 1. Issue the contents of register 1 to its outputs and issue this value to the output buses 24 and 25 of the cell.

2. Выдать содержимое регистра 3 на его выходы и выдать это значение на выходные шины 26 и 27 ячейки. 2. Issue the contents of register 3 to its outputs and issue this value to the output buses 26 and 27 of the cell.

3. Конец. 3. The end.

Алгоритм выполнения операций конъюнкции b, d с предельным случаем декомпозиции результата. Algorithm for performing conjunction operations b, d with the limiting case of decomposition of the result.

1. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 5. 1. Issue the contents of register 2 to its outputs and write this value to register 5.

2. Выдать содержимое регистра 4 на его выходы и записать это значение в регистр 6. 2. Issue the contents of register 4 to its outputs and write this value to register 6.

3. Выдать на соответствующие входы схемы 9 сравнения и коммутатора 10 содержимое регистров 5 и 6 в прямых кодах. 3. To output to the corresponding inputs of the comparison circuit 9 and the switch 10 the contents of registers 5 and 6 in direct codes.

4. Выдать результат выполнения операции на выход коммутатора 10 и записать этот результат в регистр 11. 4. To give the result of the operation to the output of the switch 10 and write this result in the register 11.

5. Выдать содержимое регистра 11 на его выходы и выдать это значение на выходные шины 24-27 ячейки 32. 5. To output the contents of the register 11 to its outputs and to issue this value to the output buses 24-27 of the cell 32.

6. Конец. 6. The end.

Микропрограммы, алгоритмы которых приведены выше, представлены в микрокомандах в табл.3. The microprograms, the algorithms of which are given above, are presented in the microcommands in Table 3.

Микрокоманды имеют следующий формат. Поле 33 микрокоманды "код операции" содержит код выполняемой операции. Мнемокоды и коды основных операций представлены в табл.1. Поля 34 и 36 микрокоманды указывают в каком коде (прямом или инверсном) выдавать содержимое регистров 5-7, адреса которых содержатся в полях 35 и 37 микрокоманды соответственно (0 в инверсном коде, 1 в прямом коде). Поля 35 и 37 микрокоманды содержат адреса операндов выполняемой операции. Мнемокоды и коды адресов регистров приведены в табл. 2. Поле 38 микрокоманды "адрес результата" содержит адрес выдачи полученного результирующего значения. Мнемокоды и коды адресов результата приведены в табл.2. Поле 39 микрокоманды "конец операции" содержит флаг конца микропрограммы. Если в этом поле микрокоманды записана "1", то за текущей микрокомандой должна выполняться следующая микрокоманда микропрограммы, если в поле 39 микрокоманды содержится "0", то это микрокоманда последняя в микропрограмме. Microcommands have the following format. Field 33 of the microcode “operation code” contains the code of the operation being performed. Mnemonic codes and codes of the main operations are presented in Table 1. Fields 34 and 36 of the micro-command indicate in which code (direct or inverse) the contents of registers 5-7 should be output, the addresses of which are contained in fields 35 and 37 of the micro-command, respectively (0 in the inverse code, 1 in the direct code). Fields 35 and 37 of the microcommand contain the operand addresses of the operation being performed. Mnemonic codes and codes of register addresses are given in table. 2. Field 38 of the microcode "address of the result" contains the address of the output of the resulting result value. The mnemonic codes and address codes of the result are given in Table 2. The “end of operation” microcommand field 39 contains the end of firmware flag. If “1” is written in this field of the micro-command, then the next micro-command of the micro-program must be executed behind the current micro-command, if the field of micro-command 39 contains “0”, then this is the last micro-command in the micro-program.

В приведенных таблицах в случае, если для выполнения данной микрокоманды содержимое полей микрокоманды неиспользуется и не определено, ставится прочерк (-). In the tables below, if the contents of the microcommand fields are not used and not defined to execute this microcommand, a dash (-) is put.

Рассмотрим работу ячейки при выполнении микропрограммы, реализующей выполнение операции конъюнкции b, d с предельным случаем декомпозиции результата. Let us consider the operation of a cell when executing a microprogram that implements the conjunction operation b, d with the limiting case of decomposition of the result.

Вначале по входам 29 кода команды ячейки 32 в соответствующие ячейки управляющей памяти 13 записывается микропрограмма, причем адреса ячеек управляющей памяти поступают на адресные входы памяти через счетчик 12 с входов 30 адреса микрокоманды, а запись микрокоманд микропрограммы в соответствующие ячейки памяти производится по сигналу с входа 28 настройки ячейки. При этом необходимо, чтобы последовательность адресов задействованных ячеек памяти 13 соответствовала последовательности выполнения микрокоманд микропрограммы. First, the microprogram is recorded at the inputs 29 of the command code of the cell 32 in the corresponding cells of the control memory 13, and the addresses of the control memory cells are supplied to the address inputs of the memory through the counter 12 from the inputs 30 of the micro-command address, and the micro-commands of the microprogram are recorded in the corresponding memory cells by the signal from input 28 cell settings. In this case, it is necessary that the sequence of addresses of the involved memory cells 13 corresponds to the sequence of execution of micro-commands of the microprogram.

Выполнение микропрограммы начинается по произведении записи в регистры 2 и 4 нечетких высказываний из соответствующих ячеек структуры, например в регистр 2b 0,3, а в регистр 4d 0,9, и записи по входам 30 адреса микрокоманды ячейки в счетчик 12 адреса первой микрокоманды микропрограммы. The execution of the microprogram starts by writing to the registers 2 and 4 of fuzzy statements from the corresponding cells of the structure, for example, to the register 2b 0.3, and to the register 4d 0.9, and the entries at the inputs 30 of the address of the microcommand of the cell into the counter 12 of the address of the first microcommand of the microprogram.

С выхода счетчика 12 адрес первой микрокоманды поступает на адресные входы управляющей памяти 13. Через время, определенное типом управляющей памяти, на ее выходах устанавливается первая микрокоманда (операция пересылки). При этом поле 35 (через элемент ЗАПРЕТ 16) указывает содержимое регистра 2 выдать на его выходы, а поле 38 микрокоманды указывает, куда поместить это значение, в данном случае в регистр 5. Одновременно поле 39 этой микрокоманды поступает на первый вход элемента И 14 и разрешает прохождение тактовых сигналов от внешнего генератора синхроимпульсов (ГСИ) на счетный вход счетчика 12. Тактовая частота ГСИ подобрана таким образом, что за период тактовых сигналов производится выполнение любой микрокоманды. From the output of the counter 12, the address of the first microcommand is supplied to the address inputs of the control memory 13. After a time determined by the type of control memory, the first microcommand (transfer operation) is established at its outputs. In this case, field 35 (through the element BAN 16) indicates the contents of register 2 to be output to its outputs, and field 38 of the microcommand indicates where to put this value, in this case, into register 5. At the same time, field 39 of this microcommand is fed to the first input of element And 14 and allows the passage of clock signals from an external clock generator (GSI) to the counting input of the counter 12. The clock frequency of the GSI is selected in such a way that any micro command is executed for the period of the clock signals.

С приходом очередного тактового сигнала от ГСИ на второй вход элемента И 14 содержимое счетчика 12 увеличивается на единицу, что соответствует установлению на выходах счетчика 12 адреса второй микрокоманды. в результате чего на выходах управляющей памяти 13 устанавливается вторая микрокоманда (операция пересылки). With the arrival of the next clock signal from the ICG to the second input of the And element 14, the contents of the counter 12 increases by one, which corresponds to the establishment of the addresses of the second micro-command at the outputs of the counter 12. as a result, the second micro-command (transfer operation) is installed at the outputs of the control memory 13.

Поле 35 (через элемент ЗАПРЕТ 18) указывает содержимое регистра 4 выдать на его выходы, а поле 38 микрокоманды указывает, куда поместить это значение, в данном случае в регистр 6. На этом выполнение второй микрокоманды заканчивается. Field 35 (through the element BAN 18) indicates the contents of register 4 to be issued to its outputs, and field 38 of the micro command indicates where to place this value, in this case, in register 6. This completes the execution of the second micro command.

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 13 устанавливается третья микрокоманда. Поля 34-37 третьей микрокоманды поступают на управляющий вход коммутатора 8. При этом поле 35 указывает содержимое регистра 5 выдать на первый выход коммутатора 8, поле 34 указывает содержимое регистра 5 выдать на первый выход коммутатора 8 в прямом коде. Поле 37 указывает содержимое регистра 6 выдать на второй выход коммутатора 8, поле 36 указывает содержимое регистра 6 выдать на первый выход коммутатора 8 в прямом коде. В результате данной операции на первом выходе коммутатора 8 устанавливается значение нечеткого высказывания b=0,3, а на втором выходе d=0,9. With the arrival of the next clock signal from the GPS at the outputs of the control memory 13, the third micro-command is set. Fields 34-37 of the third micro-command are fed to the control input of switch 8. In this case, field 35 indicates the contents of register 5 to be output to the first output of switch 8, field 34 indicates the contents of register 5 to be output to the first output of switch 8 in direct code. Field 37 indicates the contents of register 6 to be output to the second output of the switch 8, field 36 indicates the contents of register 6 to be output to the first output of the switch 8 in direct code. As a result of this operation, the value of the fuzzy statement b = 0.3 is set at the first output of switch 8, and d = 0.9 at the second output.

С выходов коммутатора 8 значения нечетких высказываний поступают на соответствующие входы схемы 9 сравнения и коммутатора 10, на первую группу управляющих входов которого уже подано поле 33 текущей микрокоманды (код операции), а на вторую группу управляющих входов коммутатора 10 поступает результат сравнения нечетких высказываний b=0,3 и d=0,9. В соответствии с кодом операции конъюнкции и результатом сравнения операндов (b<d) на выходе коммутатора 10 устанавливается значение нечеткого высказывания b=0,3. From the outputs of switch 8, the values of fuzzy statements are sent to the corresponding inputs of the comparison circuit 9 and switch 10, the first group of control inputs of which have already sent field 33 of the current microcommand (operation code), and the result of the comparison of fuzzy statements b = 2 comes to the second group of control inputs of switch 10 0.3 and d = 0.9. In accordance with the conjunction operation code and the result of the comparison of the operands (b <d), the value of the fuzzy statement b = 0.3 is set at the output of the switch 10.

Кроме того, для блокировки перезаписи промежуточных значений или их выдачи на выходные шины ячейки и с целью сохранения значений нечетких высказываний, содержащихся в регистрах 5-7, в поле 38 устанавливается "пустой адрес результата". In addition, to block the rewriting of intermediate values or their output to the output buses of the cell and in order to save the values of fuzzy statements contained in registers 5-7, the "empty result address" is set in field 38.

С приходом очередного тактового сигнала от ГСИ на выходах управляющей памяти 13 устанавливается четвертая микрокоманда. Поля 33-37 и 39 четвертой микрокоманды дублируют соответствующие поля предыдущей микрокоманды, что сохраняет коммутацию, а установка в поле 38 "адрес результата" адреса регистра 11 производит запись полученного результата с выхода коммутатора 10 в этот регистр. На этом выполнение четвертой микрокоманды заканчивается. With the arrival of the next clock signal from the GSI, the fourth micro-command is installed at the outputs of the control memory 13. Fields 33-37 and 39 of the fourth micro-command duplicate the corresponding fields of the previous micro-command, which saves switching, and setting the result address field of register address 11 to field 38 records the result from the output of switch 10 into this register. This completes the fourth microcommand.

С поступлением очередного тактового сигнала от ГСИ на выходе управляющей памяти 13 устанавливается пятая микрокоманда (операция пересылки). Поле 35 (через элемент ЗАПРЕТ 19) указывает содержимое регистра 11 выдать на его выходы, а поле 38 микрокоманды указывает результат выполнения микропрограммы (b=0,3) выдать на выходные шины 24-27 ячейки. При этом поле 39 "конец операции" указывает, что данная микрокоманда последняя в микропрограмме, и в результате этого производится блокировка прохождения через элемент И 14 в счетчик 12 тактовых сигналов. На этом выполнение пятой микрокоманды заканчивается, с выполнением которой закончено выполнение и всей микропрограммы в целом и ячейка готова к выполнению следующей микропрограммы, дял выполнения которой необходимо в счетчик 12 ячейки записать адрес ее первой микрокоманды. With the arrival of the next clock signal from the GSI, the fifth micro-command (transfer operation) is established at the output of the control memory 13. Field 35 (through the element BAN 19) indicates the contents of register 11 to be output at its outputs, and field 38 of the micro command indicates the result of the firmware (b = 0.3) to output 24-27 cells to the output buses. In this case, the 39 “end of operation” field 39 indicates that this microcommand is the last in the firmware, and as a result, the passage through the And 14 element to the counter 12 of the clock signals is blocked. This completes the execution of the fifth microcommand, with the completion of which the execution of the entire microprogram as a whole is completed and the cell is ready for the next microprogram, for which it is necessary to write the address of its first microcommand into the counter 12 of the cell.

Введение в состав ячейки новых узлов дает возможность расширить ее функциональные возможности и возможности ОВС в целом за счет организации двунаправленного обмена нечеткой информацией между ячейками структуры, что позволит реализовать на ОВС, построенных на базе таких ячеек (фиг.5), которые обладают максимальной степенью параллелизма для данного типа структур, сложные нечеткие алгоритмы, использующие в своей основе аппарат теории графов, в частности алгоритмы, представленные нечеткими неориентированными гиперграфами. Кроме того, ОВС такого типа, использующие предельный случай декомпозиции выходных значений ячеек, позволяют реализовать нечеткие рекурсивные алгоритмы различной степени сложности. The introduction of new nodes into the cell makes it possible to expand its functional capabilities and the capabilities of the OVS as a whole due to the organization of bidirectional exchange of fuzzy information between the structure cells, which will make it possible to implement on the OVs constructed on the basis of such cells (Fig. 5) that have the maximum degree of parallelism for this type of structure, complex fuzzy algorithms that are based on the apparatus of graph theory, in particular, algorithms represented by fuzzy undirected hypergraphs. In addition, OVS of this type, using the limiting case of decomposition of the output values of the cells, allow you to implement fuzzy recursive algorithms of varying degrees of complexity.

Предлагаемая ячейка может использоваться в составе ОВС, реализующие нечеткие алгоритмы, и как спецвычислитель при управлении сложными технологическими процессами. The proposed cell can be used as part of the OVS that implement fuzzy algorithms, and as a special calculator for the management of complex technological processes.

Claims (1)

ЯЧЕЙКА ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬНОЙ СТРУКТУРЫ, содержащая первый, второй и третий регистры, первый и второй коммутаторы, схему сравнения, счетчик, управляющую память и элемент И, причем прямые выходы группы первого, второго и третьего регистров соединены с информационными входами первой, третьей и пятой групп первого коммутатора соответственно, информационные входы второй, четвертой и шестой групп которого соединены с инверсными выходами первого, второго и третьего регистров соответственно, выходы первой группы первого коммутатора соединены с информационными входами первой группы второго коммутатора и схемы сравнения, информационные входы второй группы которых соединены с выходами второй группы первого коммутатора, выходы схемы сравнения соединены с управляющими входами первой группы второго коммутатора, входы адреса микрокоманды ячейки соединены с информационными входами счетчика, выходы которого соединены с адресными входами управляющей памяти, информационные входы которой соединены с входами кода команды ячейки, настроечный вход которой соединен с входами записи счетчика и управляющей памяти, выход кода операции которой соединен с управляющими входами второй группы второго коммутатора, выходы признака адреса первого операнда, первого и второго разрядов адреса первого операнда, признака адреса второго операнда, первого и второго разрядов адреса второго операнда управляющей памяти соединены с управляющими входами первого коммутатора, первый, второй и третий разряды выхода адреса результата управляющей памяти соединены с входами записи первого, второго и третьего регистров соответственно, выход признака конца операции управляющей памяти соединен с первым входом элемента И, второй вход и выход которого соединены соответственно с тактовым входом ячейки и счетным входом счетчика, отличающаяся тем, что в нее введены четвертый, пятый, шестой, седьмой и восьмой регистры, первый, второй, третий, четвертый и пятый элементы ЗАПРЕТ, причем информационные входы четвертого, пятого, шестого и седьмого регистров соединены с информационными входами первой, второй, третьей и четвертой входных шин ячейки соответственно, входы записи которых соединены с входами записи четвертого, пятого, шестого и седьмого регистров соответственно, выходы четвертого, пятого, шестого и седьмого регистров соединены с информационными входами первого, второго и третьего регистров и информационными выходами первой, второй, третьей и четвертой выходных шин ячейки, выходы второго коммутатора соединены с информационными входами восьмого регистра, выходы которого соединены с информационными выходами первой, второй, третьей и четвертой выходных шин ячейки, выходы записи которых соединены соответственно с выходами пятого, шестого и седьмого и восьмого разрядов адреса результата управляющей памяти, выход первого разряда адреса первого операнда которой соединен с первыми инверсными входами первого, второго и третьего элементов ЗАПРЕТ и первыми прямыми входами четвертого и пятого элементов ЗАПРЕТ, выход второго разряда адреса первого операнда управляющей памяти соединен с вторыми нверсными входами первого, четвертого и пятого элементов ЗАПРЕТ и вторыми прямыми входами второго и третьего элементов ЗАПРЕТ, выход третьего разряда адреса первого операнда управляющей памяти соединен с третьими прямыми входами первого, третьего и пятого элементов ЗАПРЕТ и третьими инверсными входами второго и четвертого элементов ЗАПРЕТ, четвертые прямые входы с первого по пятый элементов ЗАПРЕТ соединены с выходом четвертого разряда адреса первого операнда управляющей памяти, выходы первого, второго, третьего, четвертого и пятого элементов ЗАПРЕТ соединены соответственно с управляющими входами четвертого, пятого, шестого, седьмого и восьмого регистров, выход четвертого разряда адреса результата управляющей памяти соединен с входом записи восьмого регистра. A HOMOGENEOUS COMPUTING STRUCTURE CELL containing first, second and third registers, first and second switches, a comparison circuit, a counter, control memory and AND element, and the direct outputs of the first, second and third register groups are connected to the information inputs of the first, third and fifth groups of the first the switch, respectively, the information inputs of the second, fourth and sixth groups of which are connected to the inverse outputs of the first, second and third registers, respectively, the outputs of the first group of the first switch are connected are connected to the information inputs of the first group of the second switch and the comparison circuit, the information inputs of the second group of which are connected to the outputs of the second group of the first switch, the outputs of the comparison circuit are connected to the control inputs of the first group of the second switch, the input addresses of the microcommands of the cell are connected to the information inputs of the counter, the outputs of which are connected with address inputs of control memory, the information inputs of which are connected to the inputs of the command code of the cell, the tuning input of which is connected to the inputs of the counter and control memory, the operation code output of which is connected to the control inputs of the second group of the second switch, the outputs of the address attribute of the first operand, the first and second bits of the address of the first operand, the address sign of the second operand, the first and second bits of the address of the second operand of the control memory the inputs of the first switch, the first, second and third bits of the output of the address of the result of the control memory are connected to the recording inputs of the first, second and third registers, respectively, the output of the sign of the end of the operation of the control memory is connected to the first input of the element And, the second input and output of which are connected respectively to the clock input of the cell and the counting input of the counter, characterized in that the fourth, fifth, sixth, seventh and eighth registers are introduced into it, the first, second , the third, fourth and fifth elements are PROHIBITED, and the information inputs of the fourth, fifth, sixth and seventh registers are connected to the information inputs of the first, second, third and fourth input buses of the cell, respectively, the recording entries of which connected to the recording inputs of the fourth, fifth, sixth and seventh registers, respectively, the outputs of the fourth, fifth, sixth and seventh registers are connected to the information inputs of the first, second and third registers and information outputs of the first, second, third and fourth output buses of the cell, the outputs of the second switch connected to the information inputs of the eighth register, the outputs of which are connected to the information outputs of the first, second, third and fourth output buses of the cell, the recording outputs of which are connected respectively with outputs of the fifth, sixth and seventh and eighth digits of the address of the control memory result, the output of the first bit of the address of the first operand of which is connected to the first inverse inputs of the first, second, and third bans and the first direct inputs of the fourth and fifth bans, the output of the second bit of the first address the operand of the control memory is connected to the second inverse inputs of the first, fourth and fifth elements FORBID and the second direct inputs of the second and third elements FORBID, the output of the third category a Resa of the first operand of the control memory is connected to the third direct inputs of the first, third and fifth elements of the FORBID and the third inverse inputs of the second and fourth elements of the FORBID, the fourth direct inputs from the first to fifth elements of the FORBID are connected to the output of the fourth bit of the address of the first operand of the control memory, the outputs of the first, the second, third, fourth and fifth BAN elements are connected respectively to the control inputs of the fourth, fifth, sixth, seventh and eighth registers, the output of the fourth category a rez result of control memory connected to the input of the eighth register entry.
RU93033270A 1993-06-25 1993-06-25 Processor of uniform computing structure RU2040038C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU93033270A RU2040038C1 (en) 1993-06-25 1993-06-25 Processor of uniform computing structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU93033270A RU2040038C1 (en) 1993-06-25 1993-06-25 Processor of uniform computing structure

Publications (2)

Publication Number Publication Date
RU2040038C1 true RU2040038C1 (en) 1995-07-20
RU93033270A RU93033270A (en) 1997-03-20

Family

ID=20143955

Family Applications (1)

Application Number Title Priority Date Filing Date
RU93033270A RU2040038C1 (en) 1993-06-25 1993-06-25 Processor of uniform computing structure

Country Status (1)

Country Link
RU (1) RU2040038C1 (en)

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР N 941994, кл. G 06F 7/00, 1980. *
2. Авторское свидетельство СССР N 1256010, кл. G 06F 7/00, 1985. *

Similar Documents

Publication Publication Date Title
US3760369A (en) Distributed microprogram control in an information handling system
AU8332991A (en) Reduction processor
US3706077A (en) Multiprocessor type information processing system with control table usage indicator
US5410721A (en) System and method for incrementing a program counter
US4460972A (en) Single chip microcomputer selectively operable in response to instructions stored on the computer chip or in response to instructions stored external to the chip
US3391390A (en) Information storage and processing system utilizing associative memory
US3753238A (en) Distributed logic memory cell with source and result buses
RU2040038C1 (en) Processor of uniform computing structure
US3280314A (en) Digital circuitry for determining a binary square root
US3591784A (en) Real time digital fourier analyzer
US3319228A (en) Digital storage register transfer apparatus
RU2010309C1 (en) Backup system
US5001629A (en) Central processing unit with improved stack register operation
EP0166772B1 (en) Improvements in or relating to computer systems
WO1996037821A1 (en) Non-arithmetical circular buffer cell availability status indicator circuit
US3372377A (en) Data processing system
US6243800B1 (en) Computer
SU1256010A1 (en) Processor for implementing operations with elements of fuzzy sets
RU2644505C1 (en) Special processor for boolean satisfiability task
RU2060537C1 (en) Device for calculation of disjunctive logical determinant
SU1488802A1 (en) Device for associative loading of data vector of variable format
RU2212715C2 (en) Associative memory device
RU1789977C (en) Uniform structure register
SU877613A1 (en) Memory unit
Abdali On proving sequential machine designs