RU2212715C2

RU2212715C2 - Associative memory device

Info

Publication number: RU2212715C2
Application number: RU2001130386A
Authority: RU
Inventors: А.В. Бондаренко; Р.А. Денисенко; А.А. Жеребин; Б.В. Обносов; М.Л. Цибулькин
Priority date: 2001-11-13
Filing date: 2001-11-13
Publication date: 2003-09-20

Abstract

FIELD: computer engineering. SUBSTANCE: device that enables access to memory locations using not only their content but also their address has five registers, memory unit, comparison circuit, and control unit. EFFECT: enhanced capacity of computer. 1 cl, 5 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано для повышения производительности компьютера. The invention relates to computer technology and can be used to improve computer performance.

Аналогом изобретения является устройство, состоящее из ассоциативного накопителя АН разрядностью m x n, соединенного входом с выходом селектора адреса и дешифратора и выходом регистра маски, и выходом с выходным регистром и памятью фиксации реакций, регистра аргумента поиска ПАj, соединенного выходом со входом регистра маски, регистра маски Mj, соединенного входом с регистром аргумента поиска и выходом с входом ассоциативного накопителя, памяти фиксации реакций, соединенной входом с выходом ассоциативного накопителя, выходом - с анализатором многократного совпадения, анализатора многократного совпадения, соединенного выходом с шифратором, и входом с памятью фиксации реакций, шифратора, соединенного входом с выходом анализатора многократных совпадений и выходом с входом селектора адреса и дешифратора, селектора адреса и дешифратора, соединенного входом с шифратором и выходом с ассоциативным накопителем, и выходной регистр Bj, соединенный входом c выходом ассоциативного накопителя и выходом с внешними устройствами (см., например,[1]). An analogue of the invention is a device consisting of an associative drive AN with bit mxn connected to the input with the output of the address selector and decoder and the output of the mask register, and the output with the output register and memory for fixing reactions, the search argument register PAj connected to the output with the mask register input, mask register Mj, connected by an input to the search argument register and an output with an associative drive input, a reaction fixation memory connected by an input to an associative drive output, and an output with analyzer multiple match rum, multiple match analyzer connected by an output to the encoder, and an input with a reaction fixation memory, an encoder connected by an input to the output of a multiple coincidence analyzer and an output with an input of an address selector and decoder, address selector and decoder connected to an encoder and output from associative drive, and the output register Bj, connected by an input to the output of the associative drive and the output with external devices (see, for example, [1]).

В известном устройстве доступ к данным осуществляется только по их информационному содержимому и не обеспечивается возможность доступа к каждой ячейке памяти отдельно, по ее адресу. In the known device, access to data is carried out only by their information content and the possibility of access to each memory cell separately, at its address, is not provided.

Наиболее близким аналогом-прототипом является ассоциативное запоминающее устройство, содержащее четыре регистра, блок памяти, схему сравнения и функциональную схему, причем первый и второй регистры группами информационных входов, а третий регистр первой группой информационных входов, одновременно соединены группой информационных входов устройства, группы информационных выходов первого, второго и третьего регистров подключены соответственно к первой, второй и третьей группам информационных входов блока памяти, первой и второй группами информационных выходов соединенного соответственно со второй группой информационных входов третьего регистра и с первой группой информационных входов схемы сравнения, группой информационных выходов, подключенной к группе соответствующих входов четвертого регистра, а второй и третьей группами информационных входов соединенной соответственно со вторыми группами информационных выходов первого и второго регистров, при этом вторая группа информационных выходов третьего регистра подключена к группе информационных выходов устройства и функциональная схема группой информационных входов подключена к группе информационных выходов четвертого регистра, а группой информационных выходом - с выходом устройства (см., например, [1]). The closest analogue to the prototype is an associative storage device containing four registers, a memory unit, a comparison circuit and a functional diagram, the first and second registers being groups of information inputs, and the third register is the first group of information inputs, simultaneously connected by a group of information inputs of the device, a group of information outputs the first, second and third registers are connected respectively to the first, second and third groups of information inputs of the memory block, the first and second groups the information outputs connected respectively to the second group of information inputs of the third register and to the first group of information inputs of the comparison circuit, the group of information outputs connected to the group of corresponding inputs of the fourth register, and the second and third groups of information inputs connected respectively to the second groups of information outputs of the first and second registers, while the second group of information outputs of the third register is connected to the group of information outputs of the device va and functional diagram of a group of information inputs connected to a group of information outputs of the fourth register and the group of information outputs - to the output device (for example, see [1].).

В этом ассоциативном устройстве доступ к данным осуществляется так же, как и в аналоге, только по их содержимому и не обеспечивается возможность доступа по адресу к каждой ячейке памяти. In this associative device, access to data is carried out in the same way as in the analogue, only by its contents and the possibility of access to the address of each memory cell is not provided.

Сущность изобретения состоит в том, что в ассоциативное запоминающее устройство, содержащее четыре регистра, блок памяти и схему сравнения, причем первый и второй регистры группами информационных входов, а третий регистр первой группой информационных входов одновременно соединены с группой информационных входов устройства, группа информационных выходов третьего регистра подключена к группе информационных входов блока памяти, первой и второй группами информационных выходов соединенного соответственно со второй группой информационных входов третьего регистра и с первой группой информационных входов схемы сравнения, группой информационных выходов подключенной к группе соответствующих входов четвертого регистра, а второй и третьей группами информационных входов соединенной соответственно со вторыми группами информационных выходов первого и второго регистров, при этом вторая группа информационных выходов третьего регистра подключена к группе информационных выходов устройства, введены дополнительный регистр и блок управления, причем блок управления группой адресных выходов одновременно соединен с группами адресных входов дополнительного регистра, блока памяти и группой адресных входов четвертого регистра, дополнительной группой информационных входов подключенного к дополнительной группе информационных входов устройства, одновременно соединенных с первой группой информационных входов блока управления, первым и вторым управляющим выходом подключенного к первому и второму управляющим входам четвертого регистра, третьим управляющим выходом одновременно соединенного с третьим управляющим входом четвертого регистра и первым управляющим входом блока памяти, вторым управляющим входом одновременно подключенного к первому управляющему входу третьего регистра и к четвертому управляющему выходу блока управления, пятым и шестым управляющим выходом соединенного соответственно с управляющими входами первого и второго регистров, седьмым управляющим выходом соединенного с управляющим входом дополнительного регистра, который группой командных входов одновременно соединен с группой командных входов блока памяти и группой командных выходов блока управления, группой управляющих выходов соединенного с группой управляющих входов третьего регистра, причем дополнительный регистр группой информационных выходов подключен к группе вторых информационных входов блока управления, третьей группой информационных входов подключенного к группе информационных выходов третьего регистра, а группой управляющих входов соединенного с группой управляющих входов устройства и выходом подключенного к управляющему выходу устройства. The essence of the invention lies in the fact that in an associative storage device containing four registers, a memory unit and a comparison circuit, the first and second registers being groups of information inputs, and the third register being the first group of information inputs simultaneously connected to the group of information inputs of the device, the group of information outputs of the third register is connected to the group of information inputs of the memory block, the first and second groups of information outputs connected respectively to the second group of information of the third register inputs and with the first group of information inputs of the comparison circuit, a group of information outputs connected to the group of corresponding inputs of the fourth register, and the second and third groups of information inputs connected respectively to the second groups of information outputs of the first and second registers, while the second group of information outputs of the third the register is connected to the group of information outputs of the device, an additional register and a control unit are introduced, and the control unit of the hell group The natural outputs are simultaneously connected to the groups of address inputs of the additional register, the memory unit and the group of address inputs of the fourth register, an additional group of information inputs connected to an additional group of information inputs of the device, simultaneously connected to the first group of information inputs of the control unit, the first and second control output connected to the first and the second control inputs of the fourth register, the third control output simultaneously connected to the third control the input of the fourth register and the first control input of the memory block, the second control input simultaneously connected to the first control input of the third register and the fourth control output of the control unit, the fifth and sixth control output connected respectively to the control inputs of the first and second registers, the seventh control output connected to the control input of the additional register, which is a group of command inputs simultaneously connected with the group of command inputs of the memory block and the group of output outputs of the control unit, by a group of control outputs connected to the group of control inputs of the third register, the additional register by the group of information outputs connected to the group of second information inputs of the control unit, the third group of information inputs connected to the group of information outputs of the third register, and the group of control inputs connected to the group control inputs of the device and the output connected to the control output of the device.

При таком выполнении ассоциативное запоминающее устройство обеспечивает возможность и адресного, и ассоциативного обращения к информации, хранящейся в его памяти. With this implementation, the associative storage device provides the ability to address and associative access to information stored in its memory.

На фиг. 1 представлена функциональная блок-схема устройства, на фиг.2 приведена структурная схема устройства сравнения, на фиг.3 (3.1 и 3.2) представлена схема блока управления, а на фиг.4 показан пример выполнения входящего в блок управления анализатора. In FIG. 1 is a functional block diagram of a device, FIG. 2 is a structural diagram of a comparison device, FIG. 3 (3.1 and 3.2) shows a control unit diagram, and FIG. 4 shows an example of an analyzer included in a control unit.

Ассоциативное запоминающие устройство содержит регистры 1, 2, 3, 4 и 5 параллельного приема и выдачи информации (см., например, [2]). Регистры 1, 2, и 3 содержат по m (m=1,..., М) разрядов, где М-разрядность запоминаемого слова, регистры 4 и 5 по n (n=1,...,N) разрядов, где N-количество слов, хранимых в устройстве. Регистр 1 предназначен для хранения маски (типа трафарета), указывающей разряды, принимающие участие в ассоциативном поиске, регистр 2 - для хранения ассоциативного признака, по которому производится ассоциативный поиск, регистр 3 является буферным между запоминающим устройством и внешними шинами данных, в регистре 4 хранится информация о вычисленных записях, а в регистре 5 находится информация о занятости конкретной ячейки блока 6 памяти. Блок 6 памяти выполнен в виде адресного запоминающего устройства (см. , например, [2]) разрядностью m x n и предназначен для хранения информации. Associative storage device contains registers 1, 2, 3, 4 and 5 of parallel reception and delivery of information (see, for example, [2]). Registers 1, 2, and 3 contain m (m = 1, ..., M) bits, where M is the bit depth of the stored word, registers 4 and 5 are n (n = 1, ..., N) bits, where N is the number of words stored in the device. Register 1 is intended for storing a mask (such as a stencil) indicating the digits involved in the associative search, register 2 is for storing the associative feature by which the associative search is performed, register 3 is a buffer between the storage device and external data buses, in register 4 it is stored information about the calculated records, and in register 5 there is information about the employment of a particular cell of the memory unit 6. The memory unit 6 is made in the form of an address storage device (see, for example, [2]) with a capacity of m x n and is intended to store information.

Кроме того, ассоциативное запоминающие устройство содержит схему 7 вычисления адреса на основании данных, полученных из блока памяти и регистров 1, 2 и 5, определяет адреса, где находится искомая информация, и заносит их в регистр 4 и блок 8 управления, функционирующий на основании поступающих в него по группе управляющих входов команд и адресов, поступающих по дополнительной шине данных и из регистров 4 и 5 при помощи командных сигналов управляет работой устройства, причем регистры 1 и 2 группами информационных входов, а регистр 3 первой группой информационных входов одновременно соединены с группой информационных входов устройства. Группа информационных выходов регистра 3 подключена к группе информационных входов блока 6 памяти, первой и второй группами информационных выходов соединенного соответственно со второй группой информационных входов регистра 3 и с первой группой информационных входов схемы 7 вычисления адреса, группой информационных выходов подключенной к группе соответствующих входов регистра 4, а второй и третьей группами информационных входов соединенной соответственно со вторыми группами информационных выходов регистров 1 и 2. При этом вторая группа информационных выходов регистра 3 подключена к группе информационных выходов устройства, блок 8 управления группой адресных выходов одновременно соединен с группами адресных входов регистра 5, блока 6 памяти и группой адресных входов регистра 4, второй группой информационных входов подключенного к дополнительной группе информационных входов устройства, одновременно соединенных с первой группой информационных входов блока 8 управления, первым и вторым управляющим выходом подключенного к первому и второму управляющим входам регистра 4. Регистр 4 третьим управляющим выходом одновременно соединенного с третьим управляющим входом регистра 4 и первым управляющим входом блока 6 памяти, вторым управляющим входом одновременно подключенного к первому управляющему входу регистра 3 и к четвертому управляющему выходу блока 6 управления, пятым и шестым управляющим выходом соединенного соответственно с управляющими входами регистров 1 и 2, седьмым управляющим выходом соединенного с управляющим входом регистра 5. Регистр 5, который группой командных входов одновременно соединен с группой командных входов блока 6 памяти и группой командных выходов блока 8 управления, группой управляющих выходов соединенного с группой управляющих входов регистра 3, причем регистр 5 группой информационных выходов подключен к группе вторых информационных входов блока 8 управления, третьей группой информационных входов подключенного к группе информационных выходов регистра 3, а группой управляющих входов соединенного с группой управляющих входов устройства и выходом подключенного к управляющему выходу устройства. In addition, the associative storage device contains a circuit 7 for calculating the address based on data obtained from the memory unit and registers 1, 2 and 5, determines the addresses where the desired information is located, and enters them into register 4 and the control unit 8, which operates on the basis of incoming into it according to the group of control inputs of commands and addresses received via an additional data bus and from registers 4 and 5, using the command signals it controls the operation of the device, and registers 1 and 2 are groups of information inputs, and register 3 is the first group simultaneously of information inputs are connected to a group of information inputs of the device. The group of information outputs of register 3 is connected to the group of information inputs of memory block 6, the first and second groups of information outputs connected respectively to the second group of information inputs of register 3 and with the first group of information inputs of address calculation circuit 7, the group of information outputs connected to the group of corresponding inputs of register 4 , and the second and third groups of information inputs connected respectively to the second groups of information outputs of registers 1 and 2. In this case, the second group and the information outputs of register 3 are connected to the group of information outputs of the device, the control unit 8 of the group of address outputs is simultaneously connected to the groups of address inputs of register 5, memory unit 6 and the group of address inputs of register 4, the second group of information inputs connected to an additional group of information inputs of the device, simultaneously connected to the first group of information inputs of the control unit 8, the first and second control output connected to the first and second control inputs of the register 4 Register 4 by the third control output simultaneously connected to the third control input of the register 4 and the first control input of the memory unit 6, the second control input simultaneously connected to the first control input of the register 3 and the fourth control output of the control unit 6, the fifth and sixth control output connected respectively to control inputs of registers 1 and 2, the seventh control output connected to the control input of register 5. Register 5, which is a group of command inputs simultaneously connected to a group of command inputs of memory unit 6 and a group of command outputs of control unit 8, a group of control outputs connected to a group of control inputs of register 3, and register 5 with a group of information outputs connected to a group of second information inputs of control unit 8, a third group of information inputs connected to a group of information outputs register 3, and a group of control inputs connected to a group of control inputs of the device and the output connected to the control output of the device.

Схема 7 вычисления адреса содержит N блоков 9 логики (см. фиг.2), выходами подключенных к соответствующим выходам группы выходов схемы 7 вычисления адреса, а первыми выходами соединенных с соответствующими от 1.1.1 по 1.m.n входами первой группы информационных входов схемы 7 вычисления адреса, причем каждый k-ый блок 9 логики подключен к этой группе информационных входов соответствующими от 1.1.k до 1.M.k, где k=1...n. The address calculation circuit 7 contains N logic blocks 9 (see FIG. 2), the outputs connected to the corresponding outputs of the group of outputs of the address calculation circuit 7, and the first outputs connected to the corresponding from 1.1.1 to 1.mn inputs of the first group of information inputs of the circuit 7 computing the address, and each k-th block of logic 9 is connected to this group of information inputs corresponding to 1.1.k to 1.Mk, where k = 1 ... n.

Вторыми и третьими входами (от 2.1 и 3.1 до 2.М и 3.М соответственно) блоки 9 логики подключены к соответствующим входам соответственно второй и третьей группам информационных входов схемы 7 вычисления адреса, а четвертыми входами (от 4.1 до 4.m) соединены соответственно с соответствующими входами четвертой информационной группы входов. The second and third inputs (from 2.1 and 3.1 to 2.M and 3.M, respectively) logic units 9 are connected to the corresponding inputs of the second and third groups of information inputs of the address calculation circuit 7, respectively, and the fourth inputs (from 4.1 to 4.m) are connected respectively, with the corresponding inputs of the fourth information group of inputs.

Каждый из n блоков 9 логики состоит из М модулей 10 "исключающее ИЛИ" (см., например, [3]), через инвертор 11 выходами соединенных с первым входом соответствующего элемента 12 "И", вторым входом подключенного к соответствующему входу соответствующего блока 9 логики, соединенному с третьей группой информационных входов схемы 7 вычисления адреса и выходом соединенного с соответствующим входом элемента 13 "И", выходом подключенного к первому входу элемента 14 "И", вторым входом соединенного с соответствующим входом соответствующего блока 9 логики, подключенного к четвертой группе информационных входов схемы 7 вычисления адреса. При этом выход элемента 14 "И" соединен с соответствующим выходом группы выходов блока 9 логики. Each of the n blocks 9 of the logic consists of M modules 10 "exclusive OR" (see, for example, [3]), through an inverter 11 outputs connected to the first input of the corresponding element 12 "AND", the second input connected to the corresponding input of the corresponding block 9 logic connected to the third group of information inputs of the address calculation circuit 7 and the output connected to the corresponding input of the element 13 "And", the output connected to the first input of the element 14 "And", the second input connected to the corresponding input of the corresponding logic unit 9, connect juvenile to the fourth group of information inputs of the circuit 7 computing the address. In this case, the output of the element 14 "And" is connected to the corresponding output of the group of outputs of block 9 of the logic.

Блок 6 управления содержит семь элементов 15 "И", причем элементы 15.1.. .15.4 и 15.6 выполнены с двумя входами, а элементы 15.5 и 15.7 "И" - с тремя входами, узел 16 инверторов, два инвертора 17, семнадцать D-триггеров 18, десять элементов 15 "ИЛИ", при этом элементы 19.2, 19.3, 19.5 и 19.7...19.10 "ИЛИ" выполнены с двумя входами, элементы 19.4 и 19.6 выполнены с тремя входами, а элемент 19.1 выполнен с четырьмя входами, два коммутатора 20, регистр 21 адреса, схему многократного совпадения 22, и тактовый генератор 23. The control unit 6 contains seven elements 15 "And", with elements 15.1 ... .15.4 and 15.6 made with two inputs, and elements 15.5 and 15.7 "And" with three inputs, node 16 inverters, two inverters 17, seventeen D-flip-flops 18, ten elements 15 "OR", while elements 19.2, 19.3, 19.5 and 19.7 ... 19.10 "OR" are made with two inputs, elements 19.4 and 19.6 are made with three inputs, and element 19.1 is made with four inputs, two switches 20, address register 21, multiple match circuit 22, and clock 23.

Первые входы элементов 15.1 и 15.4 "И" одновременно подключены к первому входу группы управляющих входов блока 6 управления, при этом второй вход элемента 15.1 "И" соединен со вторым входом группы управляющих входов блока 6 управления, одновременно подключенного ко входам инвертора 17.1, первому входу элементов 15.2 "И" и второму входу элемента 15.6 "И". The first inputs of the And elements 15.1 and 15.4 are simultaneously connected to the first input of the group of control inputs of the control unit 6, while the second input of the And 15.1 element is connected to the second input of the group of control inputs of the control unit 6, simultaneously connected to the inputs of the inverter 17.1, the first input elements 15.2 "AND" and the second input of the element 15.6 "AND".

Выход элемента 15.1 "И" соединен с D-входом D-триггера 18.1, R-входом одновременно подключенного к выходу этого триггера, а также к D-входу D-триггера 18.2 и к первому входу элемента 19.1 "ИЛИ". С-вход D-триггера 18.1 одновременно соединен с С-входами D-триггеров 18.2-18.17 выходом тактового генератора 23. The output of the AND element 15.1 is connected to the D-input of the D-flip-flop 18.1, the R-input of simultaneously connected to the output of this trigger, as well as to the D-input of the D-flip-flop 18.2 and to the first input of the OR element 19.1. The C-input of the D-flip-flop 18.1 is simultaneously connected to the C-inputs of the D-flip-flops 18.2-18.17 by the output of the clock 23.

Выход D-триггера 18.2 подключен к первому входу элемента 19.5 "ИЛИ", вторым входом соединенного с выходом D-триггера 18.6, а выходом подключенного к первому выходу группы управляющих выходов блока 6 управления и к D-входу D-триггера 18.7. The output of the D-trigger 18.2 is connected to the first input of the OR element 19.5, the second input connected to the output of the D-trigger 18.6, and the output connected to the first output of the group of control outputs of the control unit 6 and to the D-input of the D-trigger 18.7.

Выход элемента 15.4 "И" соединен с D-входом D-триггера 18.5, R-входом одновременно подключенного к выходу этого триггера, к седьмому управляющему выходу блока 6 управления, к первому входу элемента 19.3 "ИЛИ", а также к D-входу D-триггера 18.6 и к управляющему входу коммутатора 20.2. The output of the AND element 15.4 is connected to the D-input of the D-flip-flop 18.5, the R-input of simultaneously connected to the output of this trigger, to the seventh control output of the control unit 6, to the first input of the OR element 19.3, as well as to the D-input D -trigger 18.6 and to the control input of the switch 20.2.

Выход D-триггера 18.7 подключен к первому выходу в группе командных выходов блока 6 управления и к первому входу элемента 19.4 "ИЛИ", вторым выходом соединенным с выходом D-триггера 18.4, а третьим входом подключенным к выходу инвертора 17.2 и выходом соединенным с выходом блока 6 управления. The output of the D-trigger 18.7 is connected to the first output in the group of command outputs of the control unit 6 and to the first input of the OR element 19.4, the second output connected to the output of the D-trigger 18.4, and the third input connected to the output of the inverter 17.2 and the output connected to the output of the unit 6 controls.

Выход инвертора 17.1 соединен со вторым входом элемента 15.4 "И", с первым входом элемента 15.3 "И", вторым входом соединенным с выходом элемента 19.2 "ИЛИ". При этом вторые входы элементов 15.2 "И", 19.2 "ИЛИ" и элемента 15.7 "И" одновременно подключены к третьему входу группы управляющих входов блока 6 управления, при этом первый вход элемента 19.2 "ИЛИ" подключен к четвертому входу группы управляющих входов блока 6 управления, подключенной к третьему входу элемента 15.5 "И" к первому входу элемента 15.6 "И". The output of the inverter 17.1 is connected to the second input of the AND element 15.4, with the first input of the AND element 15.3, the second input connected to the output of the OR element 19.2. In this case, the second inputs of the elements 15.2 "AND", 19.2 "OR" and the element 15.7 "AND" are simultaneously connected to the third input of the group of control inputs of the control unit 6, while the first input of the element 19.2 "OR" is connected to the fourth input of the group of control inputs of the unit 6 control connected to the third input of the element 15.5 "AND" to the first input of the element 15.6 "AND".

Выход элемента 15.2 "И" соединен с D-входом D-триггера 18.3, R-входом одновременно подключенного к выходу этого триггера, а также к D-входу D-триггера 18.4 и к первому входу элемента 19.1 "ИЛИ". Выход D-триггера 18.4 подключен к первому входу элемента 19.10 "ИЛИ", выходом подключенного ко второму выходу группы управляющих выходов блока 6 управления. The output of the AND element 15.2 is connected to the D-input of the D-flip-flop 18.3, the R-input of simultaneously connected to the output of this trigger, as well as to the D-input of the D-flip-flop 18.4, and to the first input of the OR element 19.1. The output of the D-flip-flop 18.4 is connected to the first input of the OR element 19.10, the output connected to the second output of the group of control outputs of the control unit 6.

Третий вход элемента 19.1 "ИЛИ" соединен с выходом D-триггера 18.14 и управляющими входами схемы многократного совпадения и коммутатора 20.1, а выход подключен к управляющему входу регистра 21. При этом элемент 19.3 "ИЛИ" вторым входом подключен к первому управляющему выходу блока 6 управления, второму входу элемента 15.5 "И", первому входу элемента 15.7 "И" и к выходу D-триггера 18.11. The third input of the OR element 19.1 is connected to the output of the D-flip-flop 18.14 and the control inputs of the multiple coincidence circuit and the switch 20.1, and the output is connected to the control input of the register 21. In this case, the OR element 19.3 is connected to the first control output of the control unit 6 , the second input of the element 15.5 "And", the first input of the element 15.7 "And" and the output of the D-trigger 18.11.

Регистр адреса 21 группой входов соединен с группой выходов коммутатора 20.1, первой группой входов соединенный с первой группой информационных входов блока 6 управления, а второй группой входов соединенный с группой выходов схемы многократного совпадения, и группой выходов соединен с группой адресных выходов блока 6 управления. The address register 21 by the group of inputs is connected to the group of outputs of the switch 20.1, the first group of inputs is connected to the first group of information inputs of the control unit 6, and the second group of inputs is connected to the group of outputs of the multiple matching circuit, and the group of outputs is connected to the group of address outputs of the control unit 6.

Схема многократного совпадения 22 группой входов подключена к группе выходов коммутатора 20.2, а управляющим выходом соединена со входом инвертора 17.2, первым входом элемента 15.5 "И" и третьим входом элемента 15.7 "И". The multiple match circuit 22 by the group of inputs is connected to the group of outputs of the switch 20.2, and the control output is connected to the input of the inverter 17.2, the first input of the element 15.5 "AND" and the third input of the element 15.7 "AND".

Группа инверторов 16 группой входов соединена со второй группой информационных входов блока 6 управления а группой выходов подключена к первой группе входов коммутатора 20.2, второй группой входов подключенный к третьей группе информационных входов блока 6 управления. The group of inverters 16 by the group of inputs is connected to the second group of information inputs of the control unit 6 and the group of outputs is connected to the first group of inputs of the switch 20.2, the second group of inputs connected to the third group of information inputs of the control unit 6.

Выход элемента 15.3 "И" соединен с D-входом D-триггера 18.8, R-входом одновременно подключенного к выходу этого триггера, к шестому управляющему выходу блока 6 управления, а также к D-входу D-триггера 18.9, причем D-триггер 18.9 своим выходом подключен к пятому управляющему выходу блока 6 управления, а также к D-входу D-триггера 18.10. The output of the And element 15.3 is connected to the D-input of the D-flip-flop 18.8, the R-input simultaneously connected to the output of this flip-flop, to the sixth control output of the control unit 6, and also to the D-input of the D-flip-flop 18.9, and the D-flip-flop 18.9 its output is connected to the fifth control output of the control unit 6, as well as to the D-input of the D-trigger 18.10.

Выход D-триггера 18.10 подсоединен к первому входу элемента 19.6 "ИЛИ" и к третьему управляющему выходу блока 6 управления, при этом второй вход элемента 19.6 "ИЛИ" подключен к выходу D-триггера 18.13, а выход соединен с D-входом D-триггера 18.11. The output of the D-trigger 18.10 is connected to the first input of the OR element 19.6 and to the third control output of the control unit 6, while the second input of the OR element 19.6 is connected to the output of the D-trigger 18.13, and the output is connected to the D-input of the D-trigger 11/18.

Выход элемента 15.5 "И" соединен с D-входом D-триггера 18.12, при этом D-триггер 18.12 своим выходом соединен с D-входом D-триггера 18.13 и первыми входами элементов 19.8 и 19.9 "ИЛИ". The output of the AND element 15.5 is connected to the D-input of the D-trigger 18.12, while the D-trigger 18.12 is connected with its output to the D-input of the D-trigger 18.13 and the first inputs of the OR elements 19.8 and 19.9.

Выход D-триггера 18.13 подключен к первому входу элемента 19.7 "ИЛИ", который своим вторым входом соединен с выходом D-триггера 18.16, а выходом соединен вторым выходом в группе управляющих выходов. The output of the D-trigger 18.13 is connected to the first input of the OR element 19.7, which is connected by its second input to the output of the D-trigger 18.16, and the output is connected by the second output in the group of control outputs.

Выход элемента 15.6 "И" соединен с D-входом D-триггера 18.14, при этом D-триггер 18.14 своим выходом соединен с D-входом D-триггера 18.15. D-триггер 18.15 выходом соединен с D-входом D-триггера 18.16 и вторым входом элемента 19.8 "ИЛИ", выходом соединенным с четвертым управляющим выходом. The output of the And element 15.6 is connected to the D-input of the D-trigger 18.14, while the D-trigger 18.14 is connected with its output to the D-input of the D-trigger 18.15. The D-flip-flop 18.15 is connected to the D-input of the D-flip-flop 18.16 and the second input of the OR element 19.8, the output connected to the fourth control output.

Выход элемента 15.7 "И" соединен с D-входом D-триггера 18.17, при этом D-триггер 18.17 своим выходом соединен с третьим входом элемента 19.6 "ИЛИ" и вторыми входами элементов 19.9 и 19.10 "ИЛИ", при этом выход элемента 19.9 соединен со вторым управляющим выходом блока 8 управления. The output of the AND element 15.7 is connected to the D-input of the D-trigger 18.17, while the D-trigger 18.17 is connected by its output to the third input of the OR element 19.6 and the second inputs of the OR elements 19.9 and 19.10, while the output of element 19.9 is connected with a second control output of the control unit 8.

Схема 22 анализатора многократного совпадения содержит n-1 двухвходовых элементов 23 "ИЛИ", элемент 24 "И", n-1 элементов 25 "И" с одним инвертирующим входом и n в ходовой элемент 26 "ИЛИ". The multiple-coincidence analyzer circuit 22 contains n-1 two-input OR elements 23, an AND element 24, n-1 AND elements 25 with one inverting input, and n to an OR element 26.

При этом первый вход группы входов схемы 22 анализатора многократного совпадения одновременно соединен с первыми входами элементов 23.1 "ИЛИ" и элемента 24 "И", причем вторые входы элемента 24 "И" и элементов 25.1 25. n "И" одновременно подключены к первому (управляющему) входу схемы 22 анализатора многократного совпадения. Moreover, the first input of the group of inputs of the multiple coincidence analyzer circuit 22 is simultaneously connected to the first inputs of the OR elements 23.1 and the AND element 24, the second inputs of the AND element 24 and the 25.1 25 elements. N AND are simultaneously connected to the first ( control) the input circuit 22 of the analyzer multiple matches.

Выходы элементов 24 и 25 "И" соединены с соответствующими с первого по n входами элемента 26 "ИЛИ" и одновременно подключены к соответствующим с первого по n выходам группы выходов схемы 22 анализатора многократного совпадения, своим выходом соединенной с выходом элемента 26 "ИЛИ". The outputs of the elements 24 and 25 "AND" are connected to the corresponding from the first to n inputs of the element 26 "OR" and are simultaneously connected to the corresponding from the first to n outputs of the group of outputs of the circuit 22 of the analyzer of multiple coincidence, its output connected to the output of the element 26 "OR".

При этом вторые входы элементов 23.1-23.n-1 "ИЛИ" подключены к соответствующим от второго по n-1 входам группы входов схемы 22 анализатора многократного совпадения и к третьим входам соответствующих элементов 25.2-25. n-2 "И", инвертирующим (первым) входами соединенных с выходами соответствующих элементов 23.1-23.n-1 "ИЛИ", одновременно подключенным к первым входам элементов 23.2-23.n-1 "ИЛИ" соответственно, причем третий вход элемента 25.n-1 "И" соединен с n входом группы входов схемы 22 анализатора многократного совпадения. In this case, the second inputs of the OR elements 23.1-23.n-1 are connected to the inputs of the group of inputs of the multiple coincidence analyzer circuit 22 from the second by n-1 inputs and to the third inputs of the corresponding elements 25.2-25. n-2 "AND", inverting (first) inputs connected to the outputs of the corresponding elements 23.1-23.n-1 "OR", simultaneously connected to the first inputs of the elements 23.2-23.n-1 "OR", respectively, with the third input of the element 25.n-1 “AND” is connected to the n input of the group of inputs of the multiple-coincidence analyzer circuit 22.

Ассоциативное запоминающее устройство (далее-АЗУ) функционирует в составе вычислительного комплекса (не показан). The associative storage device (hereinafter referred to as the AZU) functions as part of a computing complex (not shown).

АЗУ работает в шести режимах. AZU works in six modes.

Режим 1-ассоциативное занесение информации в АЗУ. Mode 1-associative entry of information in AZU.

От вычислительного комплекса на блок 8 управления через первый вход группы управляющих входов подают управляющий сигнал-запись (в двоичном-коде "1"), а через второй вход группы управляющих входов подают сигнал режим (в двоичном коде-"0"). Одновременно на регистр 6 через группу входов АЗУ подают информацию, которую через этот регистр передают в блок 3 памяти. Работой АЗУ в режиме 1 управляют элементы 15.4, 18.5, 18.6, 18.7, 19.1, 19.3, 19.4 и 19.5 блока управления. Информация о занятости ячеек с информационного выхода регистра 7 по команде, переданной с седьмого управляющего выхода блока 8 управления поступает на второй информационный вход блока 8 через вторую группу информационных входов. Далее информацию о занятости ячеек инвертируют в блоке инверторов 16 и через коммутатор 20.2 передают на схему многократного совпадения, которая определяет адрес старшей 1, и через коммутатор 20.1 заносит его в регистр адреса 21. Записываемую информацию записывают в регистр 6 по команде, переданной по Первому управляющему выходу блока 8 управления. Далее по адресу, переданному из блока 8 управления по группе адресных выходов на адресные входы блока 3 памяти и регистра 7 по команде, переданной по первому выходу в группе командных выходов блока 8 управления одновременно происходит запись информации из регистра 6 в блок памяти 3 и устанавливают разряд регистра 7, соответствующий переданному адресу, в 1. По окончании операции на выходе блока 8 управления формируется сигнал окончания работы ("1" в двоичном коде). From the computing complex to the control unit 8, through the first input of the group of control inputs, a control-write signal is supplied (in binary code "1"), and through the second input of the group of control inputs, a mode signal (in binary code is "0"). At the same time, information is transmitted to the register 6 through the group of inputs of the AZU, which is transmitted through this register to the memory unit 3. The operation of the AZU in mode 1 is controlled by the elements 15.4, 18.5, 18.6, 18.7, 19.1, 19.3, 19.4 and 19.5 of the control unit. Information about the occupancy of the cells from the information output of the register 7 by the command transmitted from the seventh control output of the control unit 8 is supplied to the second information input of the unit 8 through the second group of information inputs. Next, information about the occupancy of the cells is inverted in the inverter unit 16 and transmitted through the switch 20.2 to a multiple match circuit that determines the address of the highest 1, and through the switch 20.1 it enters it into the address register 21. The recorded information is recorded in register 6 by the command transmitted by the First control the output of the control unit 8. Then, at the address transmitted from the control unit 8 for the group of address outputs to the address inputs of the memory unit 3 and register 7 by the command transmitted for the first output in the group of command outputs of the control unit 8, information from register 6 is simultaneously recorded in the memory unit 3 and the bit is set register 7, corresponding to the transmitted address, in 1. At the end of the operation, an output signal is generated at the output of control unit 8 ("1" in binary code).

Режим 2-адресное занесение информации в АЗУ. Mode 2-address entry of information in the AZU.

От вычислительного комплекса на блок 8 управления через первый вход группы управляющих входов подают управляющий сигнал-запись (в двоичном-коде "1"), а через второй вход группы управляющих входов подают сигнал-режим (в двоичном коде - "1"). Одновременно на регистр 6 через группу входов АЗУ подают информацию, а через дополнительную группу информационных входов АЗУ на блок 8 управления подают сигнал-адрес. Работой АЗУ в режиме 2 управляют элементы 15.1, 18.1, 18.2, 18.7, 19.1, 19.4 и 19.5 блока управления. Записываемую информацию записывают в регистр 6 по команде, переданной по первому управляющему выходу блока 8 управления. Адрес запоминают в регистре адреса 21, а затем по адресу, переданному из блока 8 управления по группе адресных выходов на адресные входы блока 3 памяти и регистра 7, по команде, переданной по первому выходу в группе командных выходов блока 8 управления, одновременно происходит запись информации из регистра 6 в блок памяти 3 и устанавливают разряд регистра 7, соответствующий переданному адресу, в 1. По окончании операции на выходе блока 8 управления формируется сигнал окончания работы ("1" в двоичном коде). From the computing complex to the control unit 8, through the first input of the group of control inputs, a control-write signal is supplied (in binary code "1"), and through the second input of the group of control inputs a signal-mode is supplied (in binary code - "1"). At the same time, information is supplied to the register 6 through the group of inputs of the AZU, and a signal-address is supplied to the control unit 8 through an additional group of information inputs of the AZU. The operation of the AZU in mode 2 is controlled by the elements 15.1, 18.1, 18.2, 18.7, 19.1, 19.4 and 19.5 of the control unit. The recorded information is recorded in the register 6 by the command transmitted by the first control output of the control unit 8. The address is stored in the address register 21, and then to the address transmitted from the control unit 8 for the group of address outputs to the address inputs of the memory unit 3 and register 7, according to the command transmitted to the first output in the group of command outputs of the control unit 8, information is simultaneously recorded from register 6 to memory unit 3, and set the bit of register 7 corresponding to the transmitted address to 1. At the end of the operation, an output signal is generated at the output of control unit 8 ("1" in binary code).

Режим 3-ассоциативное удаление информации в АЗУ. Mode 3-associative deletion of information in the AZU.

От вычислительного комплекса на блок 8 управления через второй вход группы управляющих входов подают управляющий сигнал-удаление (в двоичном-коде "1"), а через второй вход группы управляющих входов подают сигнал-режим (в двоичном коде - "0"). Одновременно на регистр 1 через группу входов АЗУ подают маску, а затем на регистр 2 через группу входов АЗУ подают ассоциативный признак. Ассоциативное удаление записей происходит в два этапа. На первом этапе вычисляют признак совпадения, который хранится в регистре 4, при этом работой АЗУ управляют элементы 15.3, 18.8, 18.9, 18.10 и 19.2. В регистр 1 по команде с пятого управляющего выхода блока 8 управления заносят маску, а затем в регистр 2 по команде с шестого управляющего выхода блока 8 управления заносят ассоциативный признак. Далее по команде с третьего управляющего выхода блока 8 управления производят ассоциативную выборку, при этом схема вычисления адреса на основании маски, ассоциативного признака и содержимого блока 3 памяти вычисляет признак совпадения и запоминает его в регистре 4. На втором этапе происходит циклическое удаление записей из АЗУ, при этом работой АЗУ управляют элементы 15.7. 18.11, 18.17, 19.1, 19.3, 19.4, 19.6, 19.9 и 19.10. Из регистра 4 на третий информационный вход блока 8 управления признак совпадения по команде, переданной по первому управляющему выходу блока 8 управления через коммутатор 20.2 попадает на схему многократного совпадения. Если в признаке совпадений есть хотя бы одна 1, то управляющий выход схемы 22 многократного совпадения устанавливают в 1, и адрес старшей 1 через коммутатор 20.1 заносит его в регистр адреса 21. Далее по адресу, переданному из блока 8 управления по группе адресных выходов на адресные входы блока 3 памяти и регистра 7 по команде, переданной по второму выходу в группе командных выходов блока 8 управления одновременно происходит удаление записи в блоке памяти 3 и устанавливают разряд регистра 7, соответствующий переданному адресу, в 0, при этом по команде, переданной по второму управляющему выходу блока 8 управления разряд регистра 4 также устанавливают в 0, а затем происходит возврат к началу цикла. Если же в признаке совпадения, переданном из регистра 4, не окажется ни одной 1, то тогда операция удаления завершается. Цикл прерывается, и на выходе блока 8 управления формируется сигнал окончания работы ("1" в двоичном-коде). From the computing complex to the control unit 8, through the second input of the group of control inputs, a control-deletion signal is supplied (in binary code "1"), and through the second input of the group of control inputs, a signal-mode is supplied (in binary code - "0"). At the same time, a mask is supplied to register 1 through the group of inputs of the AZU, and then an associative sign is fed to register 2 through the group of inputs of the AZU. Associative deletion of records occurs in two stages. At the first stage, a coincidence sign is calculated, which is stored in register 4, while the elements 15.3, 18.8, 18.9, 18.10, and 19.2 control the operation of the RAM. A mask is entered into register 1 at the command from the fifth control output of the control unit 8, and then an associative attribute is entered into register 2 at the command from the sixth control output of the control unit 8. Then, by a command from the third control output of the control unit 8, an associative selection is made, and the address calculation circuit, based on the mask, associative attribute and the contents of the memory unit 3, calculates the coincidence attribute and stores it in the register 4. At the second stage, the records are cyclically deleted from the RAM, at the same time, the work of the AZU is controlled by the elements 15.7. 18.11, 18.17, 19.1, 19.3, 19.4, 19.6, 19.9 and 19.10. From the register 4 to the third information input of the control unit 8, a sign of coincidence by a command transmitted by the first control output of the control unit 8 through the switch 20.2 falls into the multiple coincidence circuit. If there is at least one 1 in the sign of coincidence, then the control output of the multiple coincidence circuit 22 is set to 1, and the address of the highest 1 through the switch 20.1 enters it into the address register 21. Then, at the address transferred from the control unit 8 for the group of address outputs to address the inputs of the memory unit 3 and register 7 by the command transmitted to the second output in the group of command outputs of the control unit 8, the record in the memory unit 3 is simultaneously deleted and the bit of register 7 corresponding to the transmitted address is set to 0, while the command e transmitted to the second control output of the control unit 8, the discharge register 4 is also set to 0, and then returns to the beginning of the cycle. If, however, there is not a single 1 in the match attribute passed from register 4, then the delete operation is completed. The cycle is interrupted, and at the output of the control unit 8, an end signal is generated (“1” in binary code).

Режим 4 - адресное удаление информации в АЗУ. Mode 4 - address deletion of information in the AZU.

От вычислительного комплекса на блок 8 управления через второй вход группы управляющих входов подают управляющий сигнал-удаление (в двоичном-коде "1"), а через второй вход группы управляющих входов подают сигнал-режим (в двоичном-коде "1"). Одновременно через дополнительную группу информационных входов АЗУ на блок 8 управления подают сигнал-адрес. Работой АЗУ в режиме 4 управляют элементы 15.2, 18.3, 18.4, 19.1, и 19.10 блока управления. Адрес запоминается в регистре адреса 21, а затем по адресу, переданному из блока 8 управления по группе адресных выходов на адресные входы блока 3 памяти и регистра 7, по команде, переданной по второму выходу в группе командных выходов блока 8 управления одновременно происходит удаление информации в блоке памяти 3 и устанавливают разряд регистра 7, соответствующий переданному адресу, в 0. По окончании операции на выходе блока 8 управления формируется сигнал окончания работы ("1" в двоичном-коде). From the computing complex to the control unit 8, through the second input of the group of control inputs, a control-deletion signal (in binary code "1") is supplied, and through the second input of the group of control inputs, a signal-mode (in binary code "1") is supplied. At the same time, through an additional group of information inputs of the AZU, a signal-address is supplied to the control unit 8. The operation of the AZU in mode 4 is controlled by elements 15.2, 18.3, 18.4, 19.1, and 19.10 of the control unit. The address is stored in the address register 21, and then at the address transmitted from the control unit 8 for the group of address outputs to the address inputs of the memory unit 3 and register 7, information is transferred to the command output from the second output in the group of command outputs of the control unit 8 the memory block 3 and set the register bit 7 corresponding to the transmitted address to 0. At the end of the operation, an output signal is generated at the output of the control unit 8 ("1" in binary code).

Режим 5-ассоциативное считывание информации в АЗУ. Mode 5-associative reading of information in the AZU.

От вычислительного комплекса на блок 8 управления через третий вход группы управляющих входов подают управляющий сигнал-удаление (в двоичном коде - "1"), а через второй вход группы управляющих входов подают сигнал-режим (в двоичном коде - "0"). Одновременно на регистр 1 через группу входов АЗУ подают маску, а затем на регистр 2 через группу входов АЗУ подают ассоциативный признак. Ассоциативное считывание записей происходит в два этапа. На первом этапе вычисляют признак совпадения, который хранится в регистре 4, при этом работой АЗУ управляют элементы 15.3, 18.8, 18.9, 18.10 и 19.2. В регистр 1 по команде с пятого управляющего выхода блока 8 управления заносится маска, а затем в регистр 2 по команде с шестого управляющего выхода блока 8 управления заносится ассоциативный признак. Далее по команде с третьего управляющего выхода блока 8 управления производят ассоциативную выборку, при этом схема вычисления адреса на основании маски, ассоциативного признака и содержимого блока 3 памяти вычисляет признак совпадения и запоминает его в регистре 4. На втором этапе происходит циклическое удаление записей из АЗУ, при этом работой АЗУ управляют элементы 15.5, 18.11, 18.12, 18.13, 19.1, 19.3, 19.4, 19.6, 19.7, 19.8 и 19.9. Из регистра 4 на третий информационный вход блока 8 управления признак совпадения по команде, переданной по первому управляющему выходу блока 8 управления через коммутатор 20.2, попадает на схему многократного совпадения. Если в признаке совпадений есть хотя бы одна 1, то управляющий выход схемы 22 многократного совпадения устанавливается в 1 и адрес старшей 1 через коммутатор 20.1 заносит его в регистр адреса 21. Далее по адресу, переданному из блока 8 управления по группе адресных выходов на адресные входы блока 3 памяти по команде, переданной по четвертому управляющему выходу блока 8 управления, одновременно происходит считывание записи в блоке памяти 3 и запись ее в регистр 6, далее происходит выдача информации с информационного выхода регистра 6 на группу выходов АЗУ по команде, переданной по второму выходу в группе командных выходов блока 8 управления, при этом по команде, переданной по второму управляющему выходу блока 8 управления, разряд регистра 4 устанавливается в 0, а затем происходит возврат к началу цикла. Если же в признаке совпадения, переданном из регистра 4, не окажется ни одной 1, то тогда операция удаления завершается. Цикл прерывается, и на выходе блока 8 управления формируется сигнал окончания работы ("1" в двоичном коде). From the computing complex to the control unit 8, through the third input of the group of control inputs, a control-deletion signal is supplied (in the binary code, “1”), and through the second input of the group of control inputs, a signal-mode is supplied (in the binary code, “0”). At the same time, a mask is supplied to register 1 through the group of inputs of the AZU, and then an associative sign is fed to register 2 through the group of inputs of the AZU. Associative reading of records occurs in two stages. At the first stage, a coincidence sign is calculated, which is stored in register 4, while the elements 15.3, 18.8, 18.9, 18.10, and 19.2 control the operation of the RAM. A mask is entered into register 1 by a command from the fifth control output of the control unit 8, and then an associative attribute is entered into register 2 by a command from the sixth control output of the control unit 8. Then, by a command from the third control output of the control unit 8, an associative selection is made, and the address calculation circuit, based on the mask, associative attribute and the contents of the memory unit 3, calculates the coincidence attribute and stores it in the register 4. At the second stage, the records are cyclically deleted from the RAM, in this case, the operation of the ACU is controlled by the elements 15.5, 18.11, 18.12, 18.13, 19.1, 19.3, 19.4, 19.6, 19.7, 19.8 and 19.9. From the register 4 to the third information input of the control unit 8, a sign of coincidence by a command transmitted along the first control output of the control unit 8 through the switch 20.2 falls into the multiple coincidence circuit. If there is at least one 1 in the sign of coincidence, then the control output of the multiple coincidence circuit 22 is set to 1 and the address of the highest 1 is entered through address 20.1 into the address register 21. Then, to the address transferred from the control unit 8 via the group of address outputs to address inputs block 3 of the memory by a command transmitted by the fourth control output of block 8 of the control, at the same time, the record is read in the memory block 3 and written to register 6, then the information is output from the information output of register 6 to the group output oV RAM according to the command transmitted by the second output in the group of command outputs of the control unit 8, while the command transmitted by the second control output of the control unit 8, the bit of register 4 is set to 0, and then the cycle returns to the beginning. If, however, there is not a single 1 in the match attribute passed from register 4, then the delete operation is completed. The cycle is interrupted, and at the output of the control unit 8, an end signal is generated ("1" in binary code).

Режим 6 - адресное считывание информации в АЗУ. От вычислительного комплекса на блок 8 управления через третий вход группы управляющих входов подают управляющий сигнал-удаление (в двоичном коде - "1"), а через второй вход группы управляющих входов подают сигнал режим (в двоичном коде - "1"). Одновременно через дополнительную группу информационных входов АЗУ на блок 8 управления подают сигнал-адрес. Работой АЗУ в режиме 2 управляют элементы 15.6, 18.14, 18.15, 18.16, 19.1, 19.4, 19.7 и 19.8 блока управления. Адрес запоминают в регистре адреса 21, а затем по адресу, переданному из блока 8 управления по группе адресных выходов на адресные входы блока 3 памяти но команде, переданной по четвертому управляющему выходу блока 8 управления, одновременно происходит считывание записи в блоке памяти 3 и запись ее в регистр 6, далее происходит выдача информации с информационного выхода регистра 6 на группу выходов АЗУ по команде, переданной по второму выходу в группе командных выходов блока 8 управления. Mode 6 - address reading information in the AZU. From the computing complex to the control unit 8, through the third input of the group of control inputs, a control-deletion signal is supplied (in the binary code - "1"), and through the second input of the group of control inputs the signal is supplied in the mode (in the binary code - "1"). At the same time, through an additional group of information inputs of the AZU, a signal-address is supplied to the control unit 8. The operation of the AZU in mode 2 is controlled by elements 15.6, 18.14, 18.15, 18.16, 19.1, 19.4, 19.7 and 19.8 of the control unit. The address is stored in the address register 21, and then to the address transferred from the control unit 8 to the group of address outputs to the address inputs of the memory unit 3 but to the command transmitted to the fourth control output of the control unit 8, at the same time, the record is read in memory unit 3 and recorded in the register 6, then the information is output from the information output of the register 6 to the group of outputs of the RAM according to the command transmitted to the second output in the group of command outputs of the control unit 8.

Литература
1. Каган Б.М. "Электронные вычислительные машины и системы". Москва, Энергоатомиздат, 1991 г. стр.106-108.Literature
1. Kagan B.M. "Electronic computers and systems." Moscow, Energoatomizdat, 1991, pp. 106-108.

2. Огнев И. В. , Борисов В.В. "Ассоциативные среды". Москва, "Радио и связь", 2000 г., стр.58-62. 2. Ognev I.V., Borisov V.V. "Associative environments." Moscow, Radio and Communication, 2000, pp. 58-62.

3. Справочник "Цифровые интегральные микросхемы", Москва, "Радио и связь", 1994 г., стр.31, 32. 3. Handbook "Digital Integrated Circuits", Moscow, "Radio and Communications", 1994, p.31, 32.

Claims

An associative storage device containing four registers, a memory unit and a comparison circuit, the first and second registers being groups of information inputs, and the third register being connected to the group of information inputs of the device by the first group of information inputs, the group of information outputs of the third register is connected to the group of information inputs of the memory unit , the first and second groups of information outputs connected respectively to the second group of information inputs of the third register and the first the solder of the information inputs of the comparison circuit, the group of information outputs connected to the group of corresponding inputs of the fourth register, and the second and third groups of information inputs connected respectively to the second groups of information outputs of the first and second registers, while the second group of information outputs of the third register is connected to the group of information outputs of the device , characterized in that it introduced an additional register and a control unit, moreover, the control unit is a group of address outputs in simultaneously connected with groups of address inputs of the additional register, memory block and group of address inputs of the fourth register, an additional group of information inputs connected to an additional group of information inputs of the device, simultaneously connected with the first group of information inputs of the control unit, the first and second control output connected to the first and the second control inputs of the fourth register, the third control output simultaneously connected to the third control input the first register and the first control input of the memory unit, the second control input simultaneously connected to the first control input of the third register and the fourth control output of the control unit, the fifth and sixth control output connected respectively to the control inputs of the first and second registers, the seventh control output connected to the control input additional register, which is a group of command inputs simultaneously connected with a group of command inputs of a memory block and a group of command outputs Dov control unit, a group of control outputs connected to a group of control inputs of the third register, and the additional register by a group of information outputs connected to a group of second information inputs of a control unit, a third group of information inputs connected to a group of information outputs of the third register, and a group of control inputs connected to a group of control device inputs and output connected to the control output of the device.