RU2010309C1

RU2010309C1 - Backup system

Info

Publication number: RU2010309C1
Authority: RU
Inventors: Василий Николаевич Карандин; Михаил Юрьевич Артемьев; Борис Вениаминович Косихин; Мухамед Шафикул Анам
Original assignee: Василий Николаевич Карандин; Михаил Юрьевич Артемьев; Борис Вениаминович Косихин; Мухамед Шафикул Анам
Priority date: 1991-11-18
Filing date: 1991-11-18
Publication date: 1994-03-30

Abstract

FIELD: digital computer technology. SUBSTANCE: cell has six registers, two commutators, comparison circuit, counter controlling storage, three AND gates, three INHIBITION gates. New members brought into the device permit to widen functional capabilities due to carrying operations for fuzzy logic commands according to complex logic formulas. Functionally complete fuzzy algorithms may be optimally located and realized in uniform computational structures which are built on the base of these cells. EFFECT: widened functional capabilities. 6 tbl, 4 dwg

Description

Изобретение относится к цифровой вычислительной технике и предназначено для использования в однородных вычислительных структурах для реализации нечетких алгоритмов, а также в информационно-советующих системах. The invention relates to digital computing and is intended for use in homogeneous computing structures for implementing fuzzy algorithms, as well as in information-advising systems.

Известна ячейка однородной вычислительной структуры, содержащая три регистра, схему сравнения, первую группу элементов И, группу элементов ИЛИ, дешифратор, три коммутатора, четвертый регистр и вторую группу элементов И, которая позволяет выполнять над элементами нечетких множеств следующие операции: отрицание, конъюнкция, дизъюнкция импликация и эквивалентность [1] . A well-known cell of a homogeneous computational structure containing three registers, a comparison circuit, a first group of AND elements, a group of OR elements, a decoder, three switches, a fourth register and a second group of AND elements, which allows you to perform the following operations on elements of fuzzy sets: negation, conjunction, disjunction implication and equivalence [1].

Однако эта ячейка не позволяет выполнять преобразования над нечеткими высказываниями по логическим формулам, содержащим более одной операции. However, this cell does not allow the conversion of fuzzy statements using logical formulas containing more than one operation.

Наиболее близким к предлагаемому по технической сущности является устройство, выполненное в виде процессора для реализации операций над элементами расплывчатых множеств, содержащее три регистра, два коммутатора, схему сравнения, группу элементов И, счетчик, управляющую память, элемент И, причем информационные входы процессора соединены с информационными входами первого и второго регистров, прямые группы выходов первого, второго и третьего регистров соединены с первой, третьей и пятой группами информационных входов первого коммутатора соответственно, инверсные группы выходов первого, второго и третьего регистров соединены с второй, четвертой и шестой группами информационных входов первого коммутатора соответственно, первая группа выходов первого коммутатора соединена с первыми группами информационных входов второго коммутатора и схемы сравнения, вторая группа выходов первого коммутатора соединена с вторыми группами информационных входов второго коммутатора и схемы сравнения, группа выходов схемы сравнения соединена с второй группой управляющих входов второго коммутатора, группа выходов которого соединена с вторыми входами элементов И группы элементов И и с группами информационных входов первого, второго и третьего регистров, выходы элементов и группы элементов И соединены с информационными выходами процессора, группа входов адреса микрокоманды процессора соединена с информационными входами счетчика, выходы которого соединены с адресными входами управляющей памяти, группа входов загрузки программы процессора соединена с группой информационных входов управляющей памяти, вход задания режима работы процессора соединен с входами записи счетчика и управляющей памяти, выходы кода операции управляющей памяти соединены с первой группой управляющих входов второго коммутатора, выходы признака адреса первого операнда, адреса первого операнда, признака адреса второго операнда, адреса второго операнда управляющей памяти соединены с группой управляющих входов первого коммутатора, группа выходов адреса результата управляющей памяти соединена с входами записи первого, второго и третьего регистров, выход признака конца операции управляющей памяти соединен с первыми входами элементов И группы элементов И и с первым входом элемента И, второй вход которого соединен с тактовым входом процессора, выход элемента И соединен со счетным входом счетчика [2] . Closest to the proposed technical essence is a device made in the form of a processor for implementing operations on elements of vague sets, containing three registers, two switches, a comparison circuit, a group of elements And, a counter, control memory, element And, moreover, the information inputs of the processor are connected to information inputs of the first and second registers, direct groups of outputs of the first, second and third registers are connected to the first, third and fifth groups of information inputs of the first switch accordingly, inverse output groups of the first, second and third registers are connected to the second, fourth and sixth groups of information inputs of the first switch, respectively, the first group of outputs of the first switch is connected to the first groups of information inputs of the second switch and the comparison circuit, the second group of outputs of the first switch is connected to the second groups of information inputs of the second switch and the comparison circuit, the group of outputs of the comparison circuit is connected to the second group of control inputs of the second a switch, the group of outputs of which is connected to the second inputs of the elements AND of the group of elements of And and the groups of information inputs of the first, second and third registers, the outputs of the elements and the group of elements of And are connected to the information outputs of the processor, the group of inputs of the address of the processor micro-command is connected to the information inputs of the counter, the outputs which is connected to the address inputs of the control memory, the group of inputs of the load of the processor program is connected to the group of information inputs of the control memory, the job input mode The operation of the processor is connected to the inputs of the counter and control memory, the outputs of the control memory operation code are connected to the first group of control inputs of the second switch, the outputs of the address attribute of the first operand, the address of the first operand, the address attribute of the second operand, the address of the second operand of the control memory are connected to the control group the inputs of the first switch, the group of outputs of the address of the result of the control memory is connected to the recording inputs of the first, second and third registers, the output of the operation end indication the control memory is connected to the first inputs of the AND elements of the group of AND elements and to the first input of the AND element, the second input of which is connected to the processor clock input, the output of the AND element is connected to the counter input of the counter [2].

Недостатком известного устройства является невозможность выполнения операций по сложным логическим формулам над одними и теми же входными значениями нечетких высказываний (так как в результате таких операций происходит потеря исходных значений нечетких высказываний, что не позволяет реализовать функционально полные нечеткие алгоритмы. A disadvantage of the known device is the inability to perform operations according to complex logical formulas on the same input values of fuzzy statements (since as a result of such operations, the initial values of fuzzy statements are lost, which does not allow the implementation of functionally complete fuzzy algorithms.

Целью изобретения является расширение функциональных возможностей ячейки за счет выполнения операций над значениями нечетких высказываний по сложным логическим формулам. The aim of the invention is to expand the functionality of the cell by performing operations on the values of fuzzy statements using complex logical formulas.

Цель достигается тем, что в ячейки однородной вычислительной структуры, содержащие первый, второй и третий регистры, первый и второй коммутаторы, схему сравнения, управляющую память, счетчик и элемент И, причем прямые группы выходов первого, второго и третьего регистров соединены с первой, третьей и пятой группами информационных входов первого коммутатора соответственно, инверсные группы выходов первого, второго и третьего регистров соединены с второй, четвертой и шестой группами информационных входов первого коммутатора соответственно, первая группа выходов первого коммутатора соединена с первыми группами информационных входов второго коммутатора и схемы соединены, вторая группа выходов первого коммутатора соединена с вторыми группами информационных входов второго коммутатора и схемы сравнения, группа выходов схемы сравнения соединена с второй группой управляющих входов второго коммутатора, группа входов адреса микрокоманды ячейки соединена с информационными входами счетчика, выходы которого соединены с адресными входами управляющей памяти, группа входов кода команды ячейки соединена с группой информационных входов управляющей памяти, настроечный вход ячейки соединен с входами записи счетчика и управляющей памяти, выходы кода операции управляющей памяти соединены с первой группой управляющих входов второго коммутатора, выходы признака адреса первого операнда, первого и второго разрядов адреса первого операнда, признака адреса второго операнда, первого и второго разрядов адреса второго операнда управляющей памяти соединены с группой управляющих входов первого коммутатора, первый, второй и третий разряды выходов адреса результата управляющей памяти соединены с входом записи первого, второго и третьего регистров соответственно выход признака конца операции управляющей памяти соединен с первым входом элемента И, второй вход которого соединен с тактовым входом ячейки, выход элемента И соединен со счетным входом счетчика, введены четвертый, пятый и шестой регистры, первый, второй и третий элементы ЗАПРЕТ, второй и третий элементы И, при этом группа информационных входов четвертого регистра соединена с группой информационных входов первой входной шины ячейки, группа информационных входов пятого регистра соединена с группой информационных входов второй входной шины ячейки, группа выходов четвертого регистра соединена с группой информационных входов первого регистра, группа выходов пятого регистра соединена с группой информационных входов второго регистра, группа выходов второго коммутатора соединена с группой информационных входов шестого регистра, выходы которого соединены с группой информационных выходов выходной шины ячейки, первого, второго и третьего регистров, выходы первого и второго разрядов адреса первого и второго операндов соответственно управляющей памяти соединены с первыми входами второго и третьего элементов И соответственно, вторые входы которых соответственно соединены с третьими разрядами адреса первого и второго операндов управляющей памяти соответственно, входы записи первой и второй входных шин ячейки соединены с прямыми входами первого и второго элементов ЗАПРЕТ соответственно, инверсные входы которых соединены с выходом признака конец операции управляющей памяти, выходы первого и второго элементов ЗАПРЕТ соединены с входами записи четвертого и пятого регистров соответственно, управляющие входы которых соединены с выходами второго и третьего элементов И соответственно, выход четвертого разряда адреса результата управляющей памяти соединен с входом записи шестого регистра, выход третьего разряда адреса первого операнда управляющей памяти соединен с прямым входом третьего элемента ЗАПРЕТ, первый и второй инверсные входы которого соединены с первым и вторым разрядами адреса первого операнда управляющей памяти соответственно, выход третьего элемента ЗАПРЕТ соединен с управляющим входом шестого регистра, пятый разряд адреса результата управляющей памяти соединен с выходом записи выходной шины ячейки. The goal is achieved in that cells of a homogeneous computing structure containing first, second and third registers, first and second switches, a comparison circuit, control memory, counter and AND element, and the direct output groups of the first, second and third registers are connected to the first, third and the fifth groups of information inputs of the first switch, respectively, inverse groups of outputs of the first, second and third registers are connected to the second, fourth and sixth groups of information inputs of the first switch, respectively oh, the first group of outputs of the first switch is connected to the first groups of information inputs of the second switch and the circuits are connected, the second group of outputs of the first switch is connected to the second groups of information inputs of the second switch and the comparison circuit, the group of outputs of the comparison circuit is connected to the second group of control inputs of the second switch, the group inputs of the address of the microcommand of the cell is connected to the information inputs of the counter, the outputs of which are connected to the address inputs of the control memory, group of inputs code the command of the cell is connected to the group of information inputs of the control memory, the tuning input of the cell is connected to the inputs of the counter and control memory, the outputs of the operation code of the control memory are connected to the first group of control inputs of the second switch, the outputs of the address attribute of the first operand, the first and second bits of the address of the first operand, the attribute of the address of the second operand, the first and second bits of the address of the second operand of the control memory are connected to the group of control inputs of the first switch, the first, second and the third category of outputs of the address of the control memory result are connected to the recording input of the first, second and third registers, respectively, the output of the end of operation sign of the control memory is connected to the first input of the element And, the second input of which is connected to the clock input of the cell, the output of the element And is connected to the counting input of the counter, introduced the fourth, fifth and sixth registers, the first, second and third elements FORBID, the second and third elements AND, while the group of information inputs of the fourth register is connected to the group of information x inputs of the first input bus of the cell, the group of information inputs of the fifth register is connected to the group of information inputs of the second input bus of the cell, the group of outputs of the fourth register is connected to the group of information inputs of the first register, the group of outputs of the fifth register is connected to the group of information inputs of the second register, the group of outputs of the second switch connected to the group of information inputs of the sixth register, the outputs of which are connected to the group of information outputs of the output bus of the cell, the first, second and three of the third registers, the outputs of the first and second bits of the address of the first and second operands of the control memory, respectively, are connected to the first inputs of the second and third elements And, respectively, the second inputs of which are respectively connected to the third bits of the address of the first and second operands of the control memory, respectively, the recording inputs of the first and second input busbars of the cell are connected to the direct inputs of the first and second elements, FORBID, respectively, whose inverse inputs are connected to the output of the sign memory, the outputs of the first and second elements are FORBID connected to the recording inputs of the fourth and fifth registers, respectively, the control inputs of which are connected to the outputs of the second and third elements And, accordingly, the output of the fourth bit of the address of the result of the control memory is connected to the write input of the sixth register, the output of the third bit of the address the first operand of the control memory is connected to the direct input of the third element BAN, the first and second inverse inputs of which are connected to the first and second bits of the address of the first op the control memory end, respectively, the output of the third BAN element is connected to the control input of the sixth register, the fifth digit of the address of the control memory result is connected to the write output of the cell output bus.

Таким образом, введение отличительных признаков в заявленном устройстве позволяет достигнуть поставленную цель, а именно расширить функциональные возможности за счет выполнения операций над значениями нечетких высказываний по сложным логическим формулам, что позволяет реализовать на однородных вычислительных структурах, построенных на базе таких ячеек, функционально полные нечеткие алгоритмы. Thus, the introduction of distinguishing features in the claimed device allows you to achieve the goal, namely to expand functionality by performing operations on the values of fuzzy statements using complex logical formulas, which allows you to implement functionally complete fuzzy algorithms on homogeneous computing structures built on the basis of such cells .

В результате проведенных патентных исследований известные технические решения, содержащие в отдельности или в совокупности признаки, сходные с отличительными признаками заявленного технического решения, обнаружены не были. Таким образом, заявленное техническое решение соответствует критериям "Новизна" и "Существенные отличия". As a result of the patent research, well-known technical solutions containing individually or in aggregate features that are similar to the distinctive features of the claimed technical solution were not found. Thus, the claimed technical solution meets the criteria of "Novelty" and "Significant differences".

На фиг. 1 показана функциональная схема ячейки; на фиг. 2 - структура микрокоманды; на фиг. 3 - функциональная схема одного из возможных вариантов реализации первого коммутатора; на фиг. 4 - функциональная схема одного из возможных вариантов реализации второго коммутатора. In FIG. 1 shows a functional diagram of a cell; in FIG. 2 - microcommand structure; in FIG. 3 is a functional diagram of one of the possible embodiments of the first switch; in FIG. 4 is a functional diagram of one of the possible embodiments of the second switch.

Ячейка содержит (фиг. 1) четвертый регистр 1, пятый регистр 2, первый регистр 3, второй регистр 4, третий регистр 5, шестой регистр 6, первый коммутатор 7, схему 8 сравнения, второй коммутатор 9, счетчик 10, управляющую память 11, первый элемент И 12, второй элемент И 13, третий элемент И 14, первый элемент ЗАПРЕТ 15, второй элемент ЗАПРЕТ 16, третий элемент ЗАПРЕТ 17, первую входную шину 18 ячейки, вторую входную шину 19 ячейки, выходную шину 20 ячейки, настроечный вход 21 ячейки, входы 22 кода команды, входы 23 адреса микрокоманды, тактовый вход 24 ячейки. Выходы регистров 1 и 2 соединены с информационными входами регистров 3 и 4 соответственно. Прямые выходы регистров 3, 4 и 5 соединены с первой, третьей и пятой группами информационных входов коммутатора 7 соответственно, инверсные выходы регистров 3, 4 и 5 соединены с второй, четвертой и шестой группами информационных входов коммутатора 7, первая группа выходов которого соответственно соединена с первыми информационными группами входов схемы 8 сравнения и коммутатора 9, вторые группы информационных входов которых соединены с второй группой выходов коммутатора 7. Выходы коммутатора 9 соединены с информационными входами регистра 6, выходы которого соединены с информационными входами регистров 3, 4 и 5. Выходы счетчика 10 соединены с адресными входами управляющей памяти 11, выход кода конец операции управляющей памяти соединен с первым входом элемента И 12, выход которого соединен со счетным входом счетчика 10. Выходы кода операции управляющей памяти 11 соединены с первой группой управляющих входов коммутатора 9, вторая группа управляющих входов которого соединена с группой выходов схемы 8 сравнения. Выходы признака адреса первого операнда, первого и второго разрядов адреса первого операнда, признака адреса второго операнда и первого и второго разрядов адреса второго операнда управляющей памяти 11 соединены с группой управляющих входов коммутатора 7. Первый, второй и третий разряды выходов адреса результата управляющей памяти 11 соединены с входами записи регистров 3, 4 и 5 соответственно. Выход первого разряда адреса первого операнда управляющей памяти 11 соединен с первым входом элемента И 13, второй вход которого соединен с третьим разрядом адреса первого операнда управляющей памяти 11. Выход второго разряда адреса второго операнда управляющей памяти 11 соединен с первым входом элемента И 14, второй вход которого соединен с третьим разрядом адреса второго операнда управляющей памяти 11. Выходы элементов И 13 и 14 соединены с управляющими входами регистров 1 и 2 соответственно. Инверсные входы элементов ЗАПРЕТ 15 и 16 соединены с признаком конец операции управляющей памяти 11, выходы элементов ЗАПРЕТ 15 и 16 соединены с входами записи регистров 1 и 2 соответственно. Выход четвертого разряда адреса результата управляющей памяти 11 соединен с входом записи регистра 6. Выход третьего разряда адреса первого операнда управляющей памяти 11 соединен с прямым входом элемента ЗАПРЕТ 17, первый и второй инверсные входы которого соединены с первым и вторым разрядами адреса первого операнда управляющей памяти 11 соответственно. Выход элемента ЗАПРЕТ 17 соединен с управляющим входом регистра 6. Информационные входы регистра 1 и прямой вход элемента ЗАПРЕТ 15 соединены с первой входной информационной шиной 18 ячейки. Информационные входы регистра 2 и прямой вход элемента ЗАПРЕТ 16 соединены с второй входной информационной шиной 19 ячейки. Выходы регистра 6 и пятый разряд адреса результата управляющей памяти 11 соединены с выходной шиной 20 ячейки. Настроечный вход 21 ячейки соединен с входами записи счетчика 10 и управляющей памяти 11. Входы 22 кода команды ячейки соединены с информационными входами управляющей памяти 11, входы 23 адреса микрокоманды ячейки соединены с информационными входами счетчика 10. Тактовый вход 24 ячейки соединен с вторым входом элемента И 12. The cell contains (Fig. 1) fourth register 1, fifth register 2, first register 3, second register 4, third register 5, sixth register 6, first switch 7, comparison circuit 8, second switch 9, counter 10, control memory 11, the first element And 12, the second element And 13, the third element And 14, the first element FORBID 15, the second element FORBID 16, the third element FORBID 17, the first input bus 18 of the cell, the second input bus 19 of the cell, the output bus 20 of the cell, tuning input 21 cells, inputs 22 of the command code, inputs 23 addresses of the micro-command, clock input 24 cells. The outputs of registers 1 and 2 are connected to the information inputs of registers 3 and 4, respectively. Direct outputs of registers 3, 4 and 5 are connected to the first, third and fifth groups of information inputs of the switch 7, respectively, inverse outputs of registers 3, 4 and 5 are connected to the second, fourth and sixth groups of information inputs of the switch 7, the first group of outputs of which are respectively connected to the first information groups of inputs of the comparison circuit 8 and switch 9, the second groups of information inputs of which are connected to the second group of outputs of the switch 7. The outputs of the switch 9 are connected to the information inputs of the register 6, whose moves are connected to the information inputs of registers 3, 4 and 5. The outputs of the counter 10 are connected to the address inputs of the control memory 11, the code output is the end of the control memory operation connected to the first input of the element And 12, the output of which is connected to the counting input of the counter 10. The outputs of the operation code the control memory 11 is connected to the first group of control inputs of the switch 9, the second group of control inputs of which are connected to the group of outputs of the comparison circuit 8. The outputs of the address flag of the first operand, the first and second bits of the address of the first operand, the flag of the address of the second operand and the first and second bits of the address of the second operand of the control memory 11 are connected to the group of control inputs of the switch 7. The first, second and third bits of the outputs of the address of the control memory 11 are connected with inputs of register entries 3, 4 and 5, respectively. The output of the first bit of the address of the first operand of the control memory 11 is connected to the first input of the element And 13, the second input of which is connected to the third bit of the address of the first operand of the control memory 11. The output of the second bit of the address of the second operand of the control memory 11 is connected to the first input of the element And 14, the second input which is connected to the third digit of the address of the second operand of the control memory 11. The outputs of the elements And 13 and 14 are connected to the control inputs of the registers 1 and 2, respectively. The inverse inputs of the elements BAN 15 and 16 are connected to the sign of the end of the operation of the control memory 11, the outputs of the elements BAN 15 and 16 are connected to the recording inputs of the registers 1 and 2, respectively. The output of the fourth bit of the address of the result of the control memory 11 is connected to the input of the register 6. The output of the third bit of the address of the first operand of the control memory 11 is connected to the direct input of the element BAN 17, the first and second inverse inputs of which are connected to the first and second bits of the address of the first operand of the control memory 11 respectively. The output of the ban item 17 is connected to the control input of the register 6. The information inputs of the register 1 and the direct input of the element are prohibited 15 are connected to the first input information bus 18 of the cell. The information inputs of register 2 and the direct input of the element BAN 16 are connected to the second input information bus 19 of the cell. The outputs of the register 6 and the fifth digit of the address of the result of the control memory 11 are connected to the output bus 20 of the cell. The tuning input 21 of the cell is connected to the recording entries of the counter 10 and the control memory 11. The inputs 22 of the cell command code are connected to the information inputs of the control memory 11, the inputs 23 of the cell micro command address are connected to the information inputs of the counter 10. The clock input 24 of the cell is connected to the second input of the And element 12.

Ячейка предназначена для реализации микропрограмм обработки нечетких высказываний и для образования однородной структуры, позволяющей реализовать нечеткие алгоритмы. The cell is intended for the implementation of microprograms for processing fuzzy statements and for the formation of a homogeneous structure that allows the implementation of fuzzy algorithms.

Нечетким высказыванием называется предложение, относительно которого можно судить о степени его истинности или ложности. Степень истинности каждого нечеткого высказывания принимает значения из интервала [0,1] . Примерами нечетких высказываний являются "пять - небольшое число" "сто - много". Степень истинности первого нечеткого высказывания положим равной 0,1, второго - 0,4. Если обозначить первое нечеткое высказывание а, а второе b, то а = 0,1, b = 0,4. A fuzzy utterance is a sentence regarding which one can judge the degree of its truth or falsity. The degree of truth of each fuzzy statement takes values from the interval [0,1]. Examples of fuzzy utterances are "five - a small number" "one hundred - many." The degree of truth of the first fuzzy statement is set equal to 0.1, the second - 0.4. If we denote the first fuzzy statement a, and the second b, then a = 0.1, b = 0.4.

Если а и b - некоторые простые нечеткие высказывания, то посредством применения к ним логических операций можно получить составные высказывания. Ячейка реализует следующие логические операции над значениями а и b нечетких высказываний:
отрицание > a = 1 - a; (1)
конъюнкция а

b = min (a, b); (2)
дизъюнкция а V b = max(a, b); (3)
импликация а _→ b = max(1 - a, b); (4)
эквивалентность а ←_→ b =
= min(max 1 - a, b), max(a, 1 - b) (5)
Если заданы степени истинности простых нечетких высказываний, используя (1) - (5), можно найти степень истинности результирующего нечетного высказывания, а также решать нечеткие логические уравнения.If a and b are some simple fuzzy statements, then by applying logical operations to them you can get compound statements. The cell implements the following logical operations on the values a and b of fuzzy statements:
negation> a = 1 - a; (1)
conjunction a

b = min (a, b); (2)
disjunction a V b = max (a, b); (3)
the implication a _ → b = max (1 - a, b); (4)
equivalence a ← _ → b =
= min (max 1 - a, b), max (a, 1 - b) (5)
If the truth degrees of simple fuzzy statements are specified using (1) - (5), one can find the degree of truth of the resulting odd statement, and also solve fuzzy logical equations.

Функциональные назначения элементов, образующих ячейку. Functional purpose of the elements forming the cell.

Регистры 1, 2 и 6 предназначены для приема в параллельном коде, хранения и выдачи в прямом коде значений расплывчатых высказываний на информационные входы регистров 3, 4 и 5 и на выходную шину 20 ячейки и имеют информационные входы и выходы, разрядность которых определяется представлением нечетких высказываний, вход записи и управляющий вход, предназначенный для вывода выходов регистров из третьего состояния. Регистры имеют третье, высокоимпедансное, состояние и могут быть выполнены, например, на микросхемах К555ИР22. Registers 1, 2 and 6 are intended for receiving in parallel code, storing and issuing in a direct code the values of vague statements to the information inputs of registers 3, 4 and 5 and to the output bus 20 of the cell and have information inputs and outputs whose bit depth is determined by the presentation of fuzzy statements , recording input and control input for outputting register outputs from the third state. The registers have a third, high impedance state and can be performed, for example, on K555IR22 microcircuits.

Регистры 3-5 предназначены для приема в параллельном коде, хранения и выдачи в прямом и инверсном кодах значений расплывчатых высказываний на информационные входы коммутатора 7 и имеют информационные входы и выходы, разрядность которых определяется представлением нечетких высказываний или разрядностью регистров 1 и 2, и вход записи. Регистры могут быть выполнены, например, на микросхемах К555ИР35, где инверсные выходы организованы с помощью инверторов, например, на микросхемах К155ЛН1. Registers 3-5 are designed for receiving in parallel code, storing and issuing in direct and inverse codes the values of vague statements to the information inputs of switch 7 and have information inputs and outputs, the bit depth of which is determined by the presentation of fuzzy statements or the bit depth of registers 1 and 2, and the recording input . Registers can be performed, for example, on K555IR35 microcircuits, where the inverse outputs are organized using inverters, for example, on K155LN1 microcircuits.

Коммутатор 7 предназначен для коммутации выходов регистров 3-5 на входы схемы 8 сравнения и коммутатора 9 и имеет шесть групп информационных входов, две группы выходов и группу управляющих входов. Разрядность информационных входов и выходов коммутатора 7 определяется разрядностью регистров 3-5. Разрядность группы управляющих входов коммутатора 7 зависит от способа задания кодов адреса операндов, хранящихся в регистрах 3-5. Switch 7 is designed for switching the outputs of registers 3-5 to the inputs of comparison circuit 8 and switch 9 and has six groups of information inputs, two groups of outputs and a group of control inputs. The width of the information inputs and outputs of the switch 7 is determined by the width of the registers 3-5. The bit depth of the group of control inputs of the switch 7 depends on the method of specifying the address codes of the operands stored in registers 3-5.

На фиг. 3 приведена одна из возможных схем реализации коммутатора 7 на базе микросхем, например, К155КП7, который представляет собой две одинаковые группы мультиплексоров 33 и 34, состоящих из N мультиплексоров 35, где N - разрядность нечетких высказываний и соответственно регистров 3-5. Соответствие входов и выходов коммутатора при его работе показано в табл. 4. In FIG. Figure 3 shows one of the possible schemes for implementing a switch 7 based on microcircuits, for example, K155KP7, which is two identical groups of multiplexers 33 and 34, consisting of N multiplexers 35, where N is the bit depth of fuzzy statements and, respectively, registers 3-5. The correspondence of the inputs and outputs of the switch during its operation is shown in table. 4.

Схема 8 сравнения предназначена для сравнения значений нечетких высказываний, имеет две группы информационных входов, разрядность которых определяется разрядностью регистров 3-5, и три выхода признаков результата сравнения и может быть выполнена на микросхемах, например, К555СП1. Работа схемы сравнения показана в табл. 5. The comparison circuit 8 is intended to compare the values of fuzzy statements, has two groups of information inputs, the bit depth of which is determined by the bit depth of registers 3-5, and three outputs of signs of the comparison result and can be performed on microcircuits, for example, K555SP1. The operation of the comparison circuit is shown in table. 5.

Коммутатор 9 предназначен для коммутации одного из выходов коммутатора 7 с информационными входами регистра 6. Коммутатор 9 имеет две группы информационных входов и одну группу выходов, разрядность которых совпадает с разрядностью регистров 3-5, а также две группы управляющих входов. Разрядность первой группы управляющих входов равна четырем, а разрядность второй группы управляющих входов равна трем. The switch 9 is designed for switching one of the outputs of the switch 7 with the information inputs of the register 6. The switch 9 has two groups of information inputs and one group of outputs, the bit capacity of which coincides with the bit size of registers 3-5, as well as two groups of control inputs. The width of the first group of control inputs is four, and the width of the second group of control inputs is three.

На фиг. 4 приведена одна из возможных схем реализации коммутатора 9, который содержит мультиплексор 36, четыре элемента И 37, 38, 40 и 42, два элемента ИЛИ 39 и 41 и элемент НЕ 43, которые могут быть выполнены на микросхемах, например, К531КП11П, Е155ЛИ1, К155ЛЛ1, К155ЛН1. Соответствие входов и выходов коммутатора при его работе показано в табл. 6. In FIG. 4 shows one of the possible implementation schemes of the switch 9, which contains the multiplexer 36, four elements And 37, 38, 40 and 42, two elements OR 39 and 41 and the element NOT 43, which can be performed on microcircuits, for example, K531KP11P, E155LI1, K155LL1, K155LN1. The correspondence of the inputs and outputs of the switch during its operation is shown in table. 6.

Счетчик 10 предназначен для задания начального адреса микропрограммы (т. е. адреса первой микрокоманды микропрограммы) и для формирования адреса текущей микрокоманды и имеет информационные входы, счетный вход и выходы. Разрядность его информационных входов и выходов определяется объемом управляющей памяти. Он имеет также управляющий вход - вход записи и может быть выполнен на микросхемах, например, К155ИЕ7. The counter 10 is designed to set the starting address of the firmware (i.e., the address of the first micro-command of the firmware) and to generate the address of the current micro-command and has information inputs, counting input and outputs. The capacity of its information inputs and outputs is determined by the amount of control memory. It also has a control input - recording input and can be performed on microcircuits, for example, K155IE7.

Управляющая память 11 совместно с элементом И 12 и счетчиком 10 представляет собой микропрограммное устройство управления, которое предназначено для хранения микропрограмм и организации работы ячейки. Объем управляющей памяти зависит от числа микропрограмм. Разрядность входной шины управляющей памяти определяется форматом микрокоманды. Управляющая память может быть выполнена на микросхемах, например, К155РУ5 или К155РУ2А. Реализация таких устройств широко известна (например, см. Шевкопляс Б. В. Микропроцессорные структуры. Инженерные решения. - М. : Радио и связь, 1990. - 512, с. 27). The control memory 11 together with the element And 12 and the counter 10 is a firmware control device, which is designed to store microprograms and organization of the cell. The amount of control memory depends on the number of firmware. The width of the input bus of the control memory is determined by the format of the micro command. The control memory can be performed on microcircuits, for example, K155RU5 or K155RU2A. The implementation of such devices is widely known (for example, see B. Shevkoplyas Microprocessor structures. Engineering solutions. - M.: Radio and Communications, 1990. - 512, p. 27).

Элемент И 12 предназначен для стробирования прохождения импульсов от внешнего генератора импульсов в тот момент, когда выполнение текущей микропрограммы завершилось и ячейка готова к выполнению следующей микропрограммы, и может быть выполнен на микросхемах, например, К155ЛИ1. Элементы И 13 и 14 предназначены для формирования управляющих сигналов в регистры 1 и 2 соответственно, по которым выходы регистра выводятся из вы- сокоимпедансного состояния, и могут быть выполнены на микросхемах, например, К155ЛИ1. Element And 12 is intended for gating the passage of pulses from an external pulse generator at a time when the current microprogram has completed and the cell is ready for the next microprogram, and can be performed on microcircuits, for example, K155LI1. Elements 13 and 14 are designed to generate control signals in registers 1 and 2, respectively, by which the outputs of the register are derived from the high impedance state, and can be performed on microcircuits, for example, K155LI1.

Элементы ЗАПРЕТ 15 и 16 предназначены для блокировки прохождения сигналов записи в регистры 1 и 2 при выполнении ячейкой микропрограммы, что обеспечивает сохранение исходных значений нечетких высказываний, и могут быть выполнены на микросхемах, например, К155ЛИ1 и К155ЛН1. Элемент ЗАПРЕТ 17 предназначен для формирования управляющего сигнала в регистр 6, по которому выходы регистра выводится из высокоимпедансного состояния и может быть выполнен на микросхемах, например, К155ЛИ1 и К155ЛН1. The elements BAN 15 and 16 are designed to block the passage of write signals to registers 1 and 2 when the cell executes microprograms, which ensures the preservation of the initial values of fuzzy statements, and can be performed on microcircuits, for example, K155LI1 and K155LN1. The element is forbidden 17 is used to generate a control signal in register 6, by which the outputs of the register are derived from the high impedance state and can be performed on microcircuits, for example, K155LI1 and K155LN1.

Входные шины 18 и 19 ячейки предназначены для приема нечетких высказываний и их записи в регистры 1 и 2 соответственно и содержат группы информационных входов, соединенных соответственно с информационными входами регистров 1 и 2, и входы записи нечетких высказываний, соединенных соответственно с прямыми входами элементов ЗАПРЕТ 15 и 16. Разрядность групп информационных входов входных шин определяется представлением нечетких высказываний. The input buses 18 and 19 of the cell are designed to receive fuzzy statements and write them to registers 1 and 2, respectively, and contain groups of information inputs connected respectively to the information inputs of registers 1 and 2, and recording entries of fuzzy statements connected respectively to the direct inputs of elements BAN 15 and 16. The bit depth of the input bus information input groups is determined by the presentation of fuzzy statements.

Выходная шина 20 ячейки предназначена для выдачи и записи результирующих нечетких высказываний в соседние ячейки структуры и содержит группу информационных выходов, соединенных с выходами регистров 1, 2 и 6, и выход записи нечеткого высказывания, соединенного с пятым разрядом адреса результата управляющей памяти 11. Разрядность группы информационных выходов выходной шины определяется разрядностью регистров 1, 2 и 6. The output bus 20 of the cell is designed to issue and record the resulting fuzzy statements in neighboring cells of the structure and contains a group of information outputs connected to the outputs of the registers 1, 2 and 6, and the output of the recording of the fuzzy statement connected to the fifth digit of the address of the result of the control memory 11. Bit group information outputs of the output bus is determined by the width of the registers 1, 2 and 6.

Настроечный вход 21 ячейки предназначен для записи адреса микрокоманды в счетчик 10 и кода микрокоманды в управляющую память 11. Входы 22 кода команды ячейки предназначены для занесения микрокоманд микропрограмм в управляющую память 11. Разрядность входов 22 определяется форматом микрокоманды. Входы 23 адреса микрокоманды ячейки предназначены для занесения в счетчик 10 адреса первой микрокоманды выполняемой микропрограммы, а также для задания адресов микрокоманд при загрузке микропрограмм в управляющую память 11. Разрядность входов 23 определяется объемом управляющей памяти 11. Тактовый вход 24 ячейки предназначен для синхронизации работы элементов ячейки. The tuning input 21 of the cell is used to record the address of the microcommand in the counter 10 and the microcommand code in the control memory 11. The inputs 22 of the command code of the cell are designed to store micro-commands of the microprograms in the control memory 11. The bit depth of the inputs 22 is determined by the format of the micro command. Inputs 23 of the address of the microcommand of the cell are intended for entering into the counter 10 the address of the first microcommand of the running microprogram, as well as for specifying the addresses of the microcommands when loading the microprograms into the control memory 11. The capacity of the inputs 23 is determined by the size of the control memory 11. The clock input 24 of the cell is designed to synchronize the operation of the cell elements .

Рассмотрим работу ячейки на примере алгоритмов выполнения следующих операций. Consider the operation of a cell using the following algorithms as an example.

Алгоритм выполнения операций дизъюнкция, конъюнкция. Algorithm for performing operations disjunction, conjunction.

1. Выдать содержимое регистра 1 на его выходы и записать это значение в один из регистров 3-5, например регистр 3. 1. Issue the contents of register 1 to its outputs and write this value to one of registers 3-5, for example register 3.

2. Выдать содержимое регистра 2 на его выходы и записать это значение в один из регистров 3-5, например регистр 4. 2. Issue the contents of register 2 to its outputs and write this value to one of registers 3-5, for example register 4.

3. Выдать на соответствующие входы схемы 8 сравнения и коммутатора 9 содержимое регистров 3 и 4 в прямых кодах. 3. To output to the corresponding inputs of comparison circuit 8 and switch 9 the contents of registers 3 and 4 in direct codes.

4. Выдать результат выполнения операции на выход коммутатора 9 и записать этот результат в регистр 6. 4. To give the result of the operation to the output of the switch 9 and write this result in register 6.

5. Выдать содержимое регистра 6 на его выходы и записать это значение в один из регистров 3-5 или выдать на выходную шину ячейки. 5. To output the contents of register 6 to its outputs and write this value to one of the registers 3-5 or to output to the output bus of the cell.

6. Конец. 6. The end.

Отличие между операциями дизъюнкция и конъюнкция состоит лишь в том, что в результате выполнения операции дизъюнкция на информационные выходы выходной шины ячейки выдается максимальное значение из двух сравниваемых нечетких высказываний, а при выполнении операции конъюнкция - минимальное. The difference between disjunction and conjunction operations is only that as a result of the operation disjunction, the maximum value of the two compared fuzzy statements is output to the information outputs of the cell output bus, and when the operation is performed, the conjunction is minimal.

Алгоритм выполнения операции пересылка. The algorithm for performing the transfer operation.

1. Выдать содержимое одного из регистров 1, 2 или 6 на их выходы и записать это значение в регистры 3-5 (внутренняя пересылка), или выдать на выходную шину ячейку. 1. Issue the contents of one of the registers 1, 2 or 6 to their outputs and write this value to registers 3-5 (internal transfer), or send a cell to the output bus.

2. Конец. 2. The end.

Алгоритм выполнения операции импликация. The algorithm for performing the operation is implication.

1. Выдать содержимое регистра 1 на его выходы и записать это значение в регистр 3. 1. Issue the contents of register 1 to its outputs and write this value to register 3.

2. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 4. 2. Issue the contents of register 2 to its outputs and write this value to register 4.

3. Выдать содержимое регистра 3 в инверсном коде, а содержимое регистра 4 в прямом коде на соответствующие входы схемы 8 сравнения и коммутатора 9. 3. Issue the contents of register 3 in inverse code, and the contents of register 4 in direct code to the corresponding inputs of comparison circuit 8 and switch 9.

4. Произвести сравнение этих операндов и записать результат операции в регистр 6. 4. Compare these operands and write the result of the operation in register 6.

5. Выдать содержимое регистра 6 на его выходы и на выходную шину ячейки или записать это значение в один из регистров 3-5. 5. To output the contents of register 6 to its outputs and to the output bus of the cell or write this value to one of the registers 3-5.

6. Конец. 6. The end.

Алгоритм выполнения операции инверсия. The algorithm for performing the inversion operation.

1. Выдать, содержимое одного из регистров 1 или 2 на соответствующие им выходы и записать это значение в один из регистров 3-5, например в регистр 5. 1. Issue the contents of one of the registers 1 or 2 to the outputs corresponding to them and write this value to one of the registers 3-5, for example, to register 5.

2. Выдать содержимое регистра 5 на первый выход коммутатора 7 в инверсном коде и записать это значение в регистр 6. 2. Issue the contents of register 5 to the first output of switch 7 in the inverse code and write this value to register 6.

3. Выдать результат выполнения операции на выходы регистра 6 и выдать его на выходную шину ячейки или записать в один из регистров 3-5. 3. Output the result of the operation to the outputs of register 6 and output it to the output bus of the cell or write to one of the registers 3-5.

4. Конец. 4. The end.

Алгоритм выполнения операции ассоциативный поиск. The algorithm for the operation of the associative search.

4. Если содержимое регистра 3 совпадает с содержимым регистра 4, то содержимое этого регистра записать в регистр 6. В противном случае ни выдачи, ни записи не производить. 4. If the contents of register 3 matches the contents of register 4, then write the contents of this register to register 6. Otherwise, neither issue nor record.

5. Выдать содержимое регистра 6 на его выходы и выдать это значение на выходную шину ячейки или записать в один из регистров 3-5. 5. Issue the contents of register 6 to its outputs and issue this value to the output bus of the cell or write to one of the registers 3-5.

6. Конец. 6. The end.

Алгоритм выполнения операции эквивалентность. Algorithm for the operation of equivalence.

2. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 4,
3. Выдать на соответствующие входы схемы 8 сравнения и коммутатора 9 содержимое регистра 3 в инверсном коде и содержимое регистра 4 в прямом коде.2. Issue the contents of register 2 to its outputs and write this value to register 4,
3. To output to the corresponding inputs of the comparison circuit 8 and switch 9 the contents of register 3 in the inverse code and the contents of register 4 in the direct code.

4. Записать наибольшее из сравниваемых значений в регистр 6. 4. Write the largest of the compared values in register 6.

5. Выдать содержимое регистра 6 на его выходы и записать это значение в регистр 5. 5. Issue the contents of register 6 to its outputs and write this value to register 5.

6. Выдать на соответствующие входы схемы 8 сравнения и коммутатора 9 содержимое регистра 3 в прямом коде, а содержимое регистра 4 в инверсном коде. 6. To output to the corresponding inputs of the comparison circuit 8 and switch 9 the contents of register 3 in direct code, and the contents of register 4 in inverse code.

7. Записать наибольшее из сравниваемых значений в регистр 6. 7. Write the largest of the compared values in register 6.

8. Выдать содержимое регистра 6 на его выходы и записать это значение в регистр 4. 8. Issue the contents of register 6 to its outputs and write this value to register 4.

9. Выдать на соответствующие входы схемы 8 сравнения и коммутатора 9 содержимое регистров 4 и 5 в прямых кодах. 9. Issue to the corresponding inputs of the comparison circuit 8 and switch 9 the contents of registers 4 and 5 in direct codes.

10, Выдать наименьшее из сравниваемых значений на выход коммутатора 9 и записать этот результат в регистр 6. 10, Output the smallest of the compared values to the output of the switch 9 and write this result to register 6.

11. Выдать содержимое регистра 6 на его выходы и выдать это значение на выходную шину ячейки или записать в один из регистров 3-5. 11. Issue the contents of register 6 to its outputs and issue this value to the output bus of the cell or write to one of the registers 3-5.

12. Конец. 12. The end.

Кроме того, ячейка позволяет выполнять микропрограммы, состоящие из различных наборов операций, объединенных в сложные логические формулы, например
(а ←→ b)V(a

b) которую можно представить в виде
max(min(nax(1 - A, B), max(A, 1 - B)),
min(A, B))
При этом выполнение такой микропрограммы в ячейке обеспечивается за счет хранения в регистрах 1 и 2 исходных значений нечетких высказываний.In addition, the cell allows you to execute microprograms, consisting of various sets of operations, combined into complex logical formulas, for example
(a ← → b) V (a

b) which can be represented as
max (min (nax (1 - A, B), max (A, 1 - B)),
min (A, B))
Moreover, the execution of such microprograms in the cell is ensured by storing the initial values of fuzzy statements in

registers

1 and 2.

Алгоритм выполнения микропрограммы ((а ←→ b)V(a

b)).The firmware execution algorithm ((a ← → b) V (a

b)).

3. Выдать на соответствующие входы схемы 8 сравнения и коммутатора 9 содержимое регистра 3 в инверсном коде и содержимое регистра 4 в прямом коде. 3. To output to the corresponding inputs of comparison circuit 8 and switch 9 the contents of register 3 in the inverse code and the contents of register 4 in the direct code.

6. Выдать на соответствующие входы схемы 8 сравнения и коммутатора 9 содержимое регистра 3 в прямом коде и содержимое регистра 4 в инверсном коде. 6. To output to the corresponding inputs of the comparison circuit 8 and switch 9 the contents of register 3 in direct code and the contents of register 4 in inverse code.

10. Записать наименьшее из сравниваемых значений в регистр 6. 10. Write the smallest of the compared values in register 6.

11. Выдать содержимое регистра 6 на его выходы и записать это значение в регистр 5. 11. Issue the contents of register 6 to its outputs and write this value to register 5.

12. Выдать содержимое регистра 2 на его выходы и записать это значение в регистр 4. 12. Issue the contents of register 2 to its outputs and write this value to register 4.

13. Выдать на соответствующие входы схемы 8 сравнения и коммутатора 9 содержимое регистров 3 и 4 в прямых кодах. 13. To output to the corresponding inputs of the comparison circuit 8 and switch 9 the contents of registers 3 and 4 in direct codes.

14. Записать наименьшее из сравниваемых значений в регистр 6. 14. Write the smallest of the compared values in register 6.

15. Выдать содержимое регистра 6 на его выходы и записать это значение в регистр 3. 15. Issue the contents of register 6 to its outputs and write this value to register 3.

16. Выдать на соответствующие входы схемы 8 сравнения и коммутатора 9 содержимое регистров 3 и 5 в прямых кодах. 16. Issue the contents of registers 3 and 5 in direct codes to the corresponding inputs of comparison circuit 8 and switch 9.

17. Записать наибольшее из сравниваемых значений в регистр 6. 17. Write the largest of the compared values in register 6.

18. Выдать результат выполнения микропрограммы ((а ←_→ b)V(a

b)) на выходы регистра 6 и на выходную шину 20 ячейки.18. Return the result of the firmware ((a ← _ → b) V (a

b)) to the outputs of the register 6 and to the output bus 20 of the cell.

19. Конец. 19. The end.

Микропрограммы основных операций (табл. 1) и микропрограммы сложных операций, алгоритмы которых рассмотрены выше, приведены в табл. 3. The microprograms of the basic operations (Table 1) and the microprograms of complex operations, the algorithms of which are considered above, are given in Table. 3.

Поле микрокоманды 26 "код операции" несет информацию о том, какая операция выполняется. Мнемокоды основных операций приведены в табл. 1. Поля 27 и 29 микрокоманды указывают, в каком коде, прямом или инверсном, выдавать содержимое регистров 4-5, адреса которых указываются полями 28 и 30, на информационные входы коммутатора 9 (0 - в инверсном коде, 1 - в прямом). Поля 28 и 30 микрокоманды указывают на то, где находятся операнды выполняемой операции, мнемокоды. Коды адресов операндов приведены в табл. 2. Поле 31 микрокоманды "адрес результата" определяет, куда должен быть помещен результат операции. Мнемокоды "адресов результата" приведены в табл. 2. Поле 32 микрокоманды "конец операции" (КО) сообщает о том, что данная микрокоманда является последней микрокомандой в выполняемой микропрограмме. Если в этом поле в микрокоманде записана "1", то это означает, что за текущей микропрограммой следует следующая микрокоманда, если записан "0", то эта микрокоманда является последней в микропрограмме, т. е. микрокоманда КО = "1" - текущая: КО = "0" - последняя микрокоманда микропрограммы. Если операнд в соответствующем поле микрокоманды не используется, то в этом поле ставится прочерк (-). The micro-command field 26 "operation code" carries information about which operation is performed. Mnemonic codes of the main operations are given in table. 1. Fields 27 and 29 of the micro-command indicate in which code, direct or inverse, the contents of registers 4-5, the addresses of which are indicated by fields 28 and 30, should be output to the information inputs of switch 9 (0 in the inverse code, 1 in direct). Fields 28 and 30 of the microcommand indicate where the operands of the operation to be performed are located, mnemonic codes. The address codes of the operands are given in table. 2. Field 31 of the microcode "address of the result" determines where the result of the operation should be placed. The mnemocodes of the “result addresses” are given in table. 2. Field 32 of the micro-command “end of operation” (KO) reports that this micro-command is the last micro-command in the executed firmware. If "1" is written in the micro-command in this field, then this means that the following micro-command follows the current firmware, if "0" is written, then this micro-command is the last in the micro-program, that is, the KO = "1" micro-command is the current one: KO = "0" - the last micro-command of the firmware. If the operand is not used in the corresponding field of the microcommand, then a dash (-) is put in this field.

Рассмотрим работу ячейки при выполнении микропрограммы, реализующей выполнение сложной логической формулы над одними и теми же нечеткими высказываниями, например ((а ←_→ b)V(a

b)).Consider the work of a cell when executing a microprogram that implements the execution of a complex logical formula on the same fuzzy statements, for example ((a ← _ → b) V (a

b)).

Вначале по входам 22 кода команды ячейки 25 в соответствующие ячейки управляющей памяти 11 записывается микропрограмма выполняемого набора операций, причем адреса ячеек управляющей памяти поступают на адресные входы памяти через счетчик 10 с входов 23 адреса микрокоманды, а запись микрокоманд микропрограммы в соответствующие ячейки памяти производится по сигналу с настроечного входа 21 ячейки. При этом необходимо, чтобы последовательность адресов задействованных ячеек памяти 11 соответствовала последовательности выполнения микрокоманд микропрограммы. First, the microprogram of the performed set of operations is recorded at the inputs 22 of the command code of the cell 25 in the corresponding cells of the control memory 11, and the addresses of the control memory cells are transmitted to the address memory inputs through the counter 10 from the inputs 23 of the micro-command address, and the micro-commands of the microprogram are recorded in the corresponding memory cells by a signal from the tuning input 21 cells. In this case, it is necessary that the sequence of addresses of the involved memory cells 11 corresponds to the sequence of execution of micro-commands of the microprogram.

Выполнение микропрограммы начинается по произведении записи в регистры 1 и 2 нечетких высказываний из соответствующих ячеек структуры, например в регистр 1 а = 0, 1, а в регистр 2 b = 0,4, и поступлении на информационные входы счетчика 10 адреса первой микрокоманды микропрограммы. The execution of the microprogram begins by recording fuzzy statements in the registers 1 and 2 from the corresponding cells of the structure, for example, into the register 1 а = 0, 1, and into the register 2 b = 0.4, and entering the information inputs of the counter 10 of the address of the first microcommand of the microprogram.

С выхода счетчика 10 адрес первой микрокоманды поступает на адресные входы управляющей памяти 11. Через время, определяемое типом управляющей памяти, на ее выходах устанавливается первая микрокоманда микропрограммы (операция пересылка). При этом поле 28 (через элемент И 13) указывает - содержимое регистра 1 выдать на его выходы, а поле 31 указывает в какой из регистров 3-5 (в данном случае регистр 3) записать это значение. Одновременно поле 32 (конец операции) этой микрокоманды поступает на первый вход элемента И 12 и разрешает прохождение тактовых сигналов от внешнего генератора синхроимпульсов (ГСИ) на счетный вход счетчика 10. Тактовая частота ГСИ подобрана таким образом, что за период этого генератора выполняется любая микрокоманда. Кроме того, поле 32 микрокоманды поступает на инверсные входы элементов ЗАПРЕТ 15 и 16, которые производят блокировку прохождения сигналов записи в регистры 1 и 2 на время выполнения микропрограммы, что обеспечивает сохранение исходных значений нечетких высказываний. From the output of counter 10, the address of the first microcommand is supplied to the address inputs of the control memory 11. After a time determined by the type of control memory, the first micro-command of the firmware is installed at its outputs (transfer operation). In this case, field 28 (through element 13) indicates — the contents of register 1 should be output to its outputs, and field 31 indicates which register 3-5 (in this case, register 3) should write this value. At the same time, the field 32 (end of operation) of this microcommand is fed to the first input of the And 12 element and allows the passage of clock signals from an external clock generator (COG) to the counter input of the counter 10. The clock frequency of the ICG is selected in such a way that any microcommand is executed for the period of this generator. In addition, the microcommand field 32 is supplied to the inverse inputs of the BAN 15 and 16 elements, which block the passage of write signals to registers 1 and 2 for the duration of the microprogram execution, which ensures the preservation of the initial values of fuzzy statements.

С приходом очередного тактового сигнала от ГСИ на второй вход элемента И12 содержимое счетчика 10 увеличивается на единицу, что соответствует адресу второй микрокоманды микропрограммы, и на выходах счетчика 10 устанавливается адрес второй микрокоманды, вследствие чего на выходах управляющей памяти 11 устанавливается вторая микрокоманда (операция пересылка). With the arrival of the next clock signal from the ICG to the second input of the I12 element, the contents of the counter 10 increase by one, which corresponds to the address of the second micro-command of the firmware, and the outputs of the counter 10 are set to the address of the second micro-command, as a result of which the second micro-command is set at the outputs of the control memory 11 (transfer operation) .

Поле 30 (через элемент И 14) второй микрокоманды указывает содержимое регистра 2 выдать на его выходы, а поле 31 этой микрокоманды указывает в какой из регистров 3-5 (в данном случае регистр 4) записать это значение. На этом вторая микрокоманда заканчивается. Field 30 (via AND element 14) of the second microcommand indicates the contents of register 2 to be output at its outputs, and field 31 of this microcommand indicates which register 3-5 (in this case, register 4) should record this value. This is where the second microcommand ends.

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается третья микрокоманда. Поля 27-30 третьей микрокоманды поступают на управляющий вход коммутатора 7. При этом поле 28 указывает, содержимое какого из регистров 3-5 выдать на первый выход коммутатора 7, поле 27 указывает в каком коде - прямом или инверсном- выдать содержимое регистра, адрес которого находится в поле 28 микрокоманды, на первый выход коммутатора 7, поле 30 микрокоманды указывает, содержимое какого из регистров 3-5 выдать на второй выход коммутатора 7, а поле 29 указывает, в каком коде выдать содержимое регистра, адрес которого находится в поле 30 микрокоманды, на выход коммутатора 7. В соответствии с операцией микропрограммы импликация на первом выходе коммутатора 7 устанавливается значение нечеткого высказывания > а = 0,9, на втором выходе коммутатора 7 устанавливается значение b = 0,4. With the arrival of the next clock signal from the ICG at the outputs of the control memory 11, the third micro-command is set. Fields 27-30 of the third microcommand are fed to the control input of switch 7. In this case, field 28 indicates the contents of which of registers 3-5 should be output to the first output of switch 7, field 27 indicates in which code, direct or inverse, the contents of the register whose address is in the field 28 of the micro-command, to the first output of the switch 7, the field 30 of the micro-command indicates the contents of which of registers 3-5 to give to the second output of the switch 7, and the field 29 indicates in which code the contents of the register, the address of which is in the field 30 of the micro-command on you switch operation 7. In accordance with the firmware operation, the implication on the first output of the switch 7 sets the value of the fuzzy statement> a = 0.9, at the second output of the switch 7 the value b = 0.4 is set.

С выхода коммутатора 7 значения нечетких высказываний поступают на соответствующие входы схемы 8 сравнения и коммутатора 9, на первую группу управляющих входов которого уже подано поле 26 текущей микрокоманды (код операции), а на вторую группу управляющих входов коммутатора 9 поступает результат сравнения нечетких высказываний > a = 0,9 и b = 0,4. В соответствии с кодом операции импликация и результатом сравнения операндов (> a > b) на выходе коммутатора 9 устанавливается значение нечеткого высказывания > a = 0,9. From the output of switch 7, the values of fuzzy statements are sent to the corresponding inputs of the comparison circuit 8 and switch 9, the first group of control inputs of which have already filed field 26 of the current microcommand (operation code), and the result of the comparison of fuzzy statements> a is received to the second group of control inputs of switch 9 = 0.9 and b = 0.4. In accordance with the operation code, the implication and the result of the comparison of the operands (> a> b) at the output of the switch 9, the value of the fuzzy statement> a = 0.9 is set.

С приходом очередного тактового сигнала от ГСИ на второй вход элемента И 12 содержимое счетчика 10 увеличивается на единицу, что соответствует адресу четвертой микрокоманды микропрограммы, и на выходах счетчика 10 устанавливается адрес четвертой микрокоманды, вследствие чего на выходах управляющей памяти 11 устанавливается четвертая микрокоманда. With the arrival of the next clock signal from the ICG to the second input of the And 12 element, the contents of the counter 10 increase by one, which corresponds to the address of the fourth micro-command of the firmware, and the outputs of the counter 10 are set to the address of the fourth micro-command, as a result of which the fourth micro-command is set at the outputs of the control memory 11.

Поля 26-30 четвертой микрокоманды дублируют соответствующие поля предыдущей микрокоманды, что сохраняет коммутацию, а при установке в поле 31 "адреса результата" его соответствующие разряды поступают на входы записи регистров 3-6 и на выход записи выходной шины 20 ячейки. В данном случае в поле 31 "адрес результата" находится адрес регистра 6, вследствие чего производится запись полученного результата микропрограммы, установленного на выходе коммутатора 9, в регистр 6. На этом выполнение микрокоманды заканчивается. Fields 26-30 of the fourth micro-command duplicate the corresponding fields of the previous micro-command, which saves switching, and when the “result address” field is set to 31, its corresponding bits go to the inputs of the register registers 3-6 and to the write output of the output bus 20 of the cell. In this case, in the field 31 "result address" is the address of register 6, as a result of which the result of the firmware installed at the output of the switch 9 is recorded in register 6. This completes the execution of the micro-command.

С поступлением очередного тактового сигнала от ГСИ на выходе управляющей памяти 11 устанавливается пятая микрокоманда (операция пересылка). Поле 28 ( через элемент ЗАПРЕТ 17) пятой микрокоманды указывает - содержимое регистра 6 выдать на его выходы, а поле 31 этой микрокоманды указывает - записать содержимое регистра 6 в регистр 5. На этом пятая микрокоманда заканчивается. With the arrival of the next clock signal from the ICG, the fifth micro-command is set at the output of the control memory 11 (transfer operation). Field 28 (through the element BAN 17) of the fifth micro-command indicates - the contents of register 6 should be output to its outputs, and field 31 of this micro-command indicates - write the contents of register 6 in register 5. This completes the fifth micro-command.

С поступление очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается шестая микрокоманда, Ее поля 27-30, как и в микрокомандах 4 и 5, поступают на управляющий вход коммутатора 7. В соответствии с операцией микропрограммы импликация на первом выходе коммутатора 7 устанавливается значение нечеткого высказывания а = 0,1, в прямом коде, на втором выходе коммутатора 7 устанавливается значение > b = 0,6 (инверсный код). With the arrival of the next clock signal from the GSI, the sixth microcommand is set at the outputs of the control memory 11, Its fields 27-30, as in the microcommands 4 and 5, go to the control input of the switch 7. In accordance with the operation of the microprogram, the implication on the first output of the switch 7 is set to fuzzy statements a = 0.1, in the direct code, at the second output of the switch 7, the value> b = 0.6 (inverse code) is set.

С выходов коммутатора 7 значения нечетких высказываний поступают на соответствующие входы схемы 8 сравнения из коммутатора 9, на первую группу управляющих входов которого уже подано поле 26 текущей микрокоманды (код операции), а на вторую группу управляющих входов коммутатора 9 поступает результат сравнения нечетких высказываний а = 0,1 и > b = 0,6. В соответствии с кодом операции импликация и результатом сравнения операндов (а < > b) на выходе коммутатора 9 устанавливается значение нечеткого высказывания > b = 0,6. На этом шестая микрокоманда заканчивается. From the outputs of switch 7, the values of fuzzy statements are sent to the corresponding inputs of comparison circuit 8 from switch 9, the first group of control inputs of which has already been supplied with field 26 of the current microcommand (operation code), and the result of comparison of fuzzy statements a = 2 comes to the second group of control inputs of switch 9 0.1 and> b = 0.6. In accordance with the operation code, the implication and the result of comparing the operands (a <> b) at the output of the switch 9, the value of the fuzzy statement> b = 0.6 is set. This completes the sixth micro-command.

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается седьмая микрокоманда. Поля 26-30 седьмой микрокоманды дублируют соответствующие поля предыдущей микрокоманды, что сохраняет коммутацию, а установка в поле 31 "адреса результата" адреса регистра 6 производит запись полученного результата микропрограммы, установленного на выходе коммутатора 9, в регистр 6. На этом выполнение седьмой микрокоманды заканчивается. With the arrival of the next clock signal from the GSI, the seventh micro-command is installed at the outputs of the control memory 11. Fields 26-30 of the seventh micro-command duplicate the corresponding fields of the previous micro-command, which saves switching, and setting the result address field of register 6 to field 31 writes the received microprogram result installed at the output of switch 9 to register 6. This completes the seventh micro-command .

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается восьмая микрокоманда. Поле 28 (через элемент ЗАПРЕТ 17) восьмой микрокоманды указывает - содержимое регистра 6 выдать на его выходы, а поле 31 этой микрокоманды указывает в какой из регистров 3-5 (в данном случае регистр 4) записать это значение. На этом восьмая микрокоманда заканчивается. With the arrival of the next clock signal from the ICG at the outputs of the control memory 11, the eighth micro-command is set. Field 28 (through the element BAN 17) of the eighth micro-command indicates - the contents of register 6 should be output to its outputs, and field 31 of this micro-command indicates which register 3-5 (in this case, register 4) should record this value. On this, the eighth microcommand ends.

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается девятая микрокоманда. Поля 27-30 девятой микрокоманды поступают на управляющий вход коммутатора 7. При этом поле 28 указывает, содержимое какого из регистров 3-5 выдать на первый выход коммутатора 7, поле 27 указывает в каком коде - прямом или инверсном - выдать содержимое регистра, адрес которого находится в поле 28 микрокоманды, на первый выход коммутатора 7, поле 30 микрокоманды указывает содержимое какого из регистров 3-5 выдать на второй выход коммутатора 7, а поле 29 указывает, в каком коде выдать содержимое регистра, адрес которого находится в поле 30 микрокоманды, на выход коммутатора 7. В соответствии с операцией микропрограммы конъюнкция на первом выходе коммутатора 7 устанавливается значение нечеткого высказывания > b = 0,6, на котором выходе коммутатора 7 устанавливается значение > a = 0,9. With the arrival of the next clock signal from the ICG, the ninth micro-command is installed at the outputs of the control memory 11. Fields 27-30 of the ninth micro-command are fed to the control input of switch 7. In this case, field 28 indicates the contents of which of registers 3-5 should be output to the first output of switch 7, field 27 indicates in which code - direct or inverse - the contents of the register, whose address is in the field 28 of the micro-command, to the first output of the switch 7, the field 30 of the micro-command indicates the contents of which of registers 3-5 to give to the second output of the switch 7, and the field 29 indicates in which code the contents of the register, the address of which is in the field 30 of the micro-command, on you switch operation 7. In accordance with the firmware operation, the conjunction at the first output of switch 7 is set to the value of the fuzzy statement> b = 0.6, on which the output of switch 7 is set to> a = 0.9.

С выходов коммутатора 7 значения нечетких высказываний поступают на соответствующие входы схемы 8 сравнения и коммутатора 9, на первую группу управляющих входов которого уже подано поле 26 текущей микрокоманды (код операции), а на вторую группу управляющих входов коммутатора 9 поступает результат сравнения нечетких высказываний > a = 0,9 и > b = 0,6. В соответствии с кодом операции конъюнкция и результатом сравнения операндов (> a > b) на выходе коммутатора 9 устанавливается значение нечеткого высказывания > b = 0,6. From the outputs of switch 7, the values of fuzzy statements are sent to the corresponding inputs of comparison circuit 8 and switch 9, the first group of control inputs of which has already been supplied with field 26 of the current microcommand (operation code), and the result of the comparison of fuzzy statements> a is received to the second group of control inputs of switch 9 = 0.9 and> b = 0.6. In accordance with the operation code, the conjunction and the result of the comparison of the operands (> a> b) at the output of the switch 9, the value of the fuzzy statement> b = 0.6 is set.

С приходом очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается десятая микрокоманда. Поля 26-30 десятой микрокоманды дублируют соответствующие поля предыдущей микрокоманды, что сохраняет коммутацию, а при установке в поле 33 "адреса результата" его соответствующие разряды поступают на входы записи регистров 3-6 и на выход записи выходной шины 20 ячейки. В данном случае в поле 31 "адрес результата" находится адрес регистра 6, вследствие чего производится запись полученного результата микропрограммы, установленного на выходе коммутатора 9, в регистр 6. На этом выполнение микрокоманды заканчивается. With the arrival of the next clock signal from the GSI, the tenth micro-command is installed at the outputs of the control memory 11. Fields 26-30 of the tenth micro-command duplicate the corresponding fields of the previous micro-command, which saves switching, and when the "address of the result" is set to field 33, its corresponding bits are fed to the inputs of the register registers 3-6 and to the output of the output bus 20 of the cell. In this case, in the field 31 "result address" is the address of register 6, as a result of which the result of the firmware installed at the output of the switch 9 is recorded in register 6. This completes the execution of the micro-command.

С поступлением очередного тактового сигнала от ГСИ на выходе управляющей памяти 11 устанавливается одиннадцатая микрокоманда (операция пересылка). Поле 28 (через элемент ЗАПРЕТ 17) одиннадцатой микрокоманды указывает - содержимое регистра 6 выдать на его выходы, а поле 31 этой микрокоманды указывает - записать содержимое регистра 6 в регистр 5. На этом одиннадцатая микрокоманда заканчивается. With the arrival of the next clock signal from the ICG, the eleventh micro-command is set at the output of the control memory 11 (transfer operation). Field 28 (through the element BAN 17) of the eleventh micro-command indicates - the contents of register 6 should be output to its outputs, and field 31 of this micro-command indicates - write the contents of register 6 into register 5. This completes the eleventh micro-command.

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается двенадцатая микрокоманда (операция пересылка). Поле 30 (через элемент И 14) двенадцатой микрокоманды указывает - содержимое регистра 2 выдать на его выходы, а поле 31 этой микрокоманды указывает - записать содержимое регистра 2 (b = 0,4) в регистр 4. На этом двенадцатая микрокоманда заканчивается. With the arrival of the next clock signal from the ICG at the outputs of the control memory 11, the twelfth micro-command is set (transfer operation). Field 30 (through element And 14) of the twelfth micro-command indicates - the contents of register 2 should be output to its outputs, and field 31 of this micro-command indicates - write the contents of register 2 (b = 0.4) to register 4. This completes the twelfth micro-command.

С поступлением очередного тактового импульса от ГСИ на выходах управляющей памяти 11 устанавливается тринадцатая микрокоманда. Ее поля 27-30, как и в микрокомандах 4 и 5, поступают на управляющий вход коммутатора 7. В соответствии с операцией микропрограммы конъюнкция на первом выходе коммутатора 7 устанавливается значение нечеткого высказывания а = 0,1, на втором выходе коммутатора 7 устанавливается значение b = 0,4. With the arrival of the next clock pulse from the GSI, the thirteenth micro-command is installed at the outputs of the control memory 11. Its fields 27-30, as in microcommands 4 and 5, go to the control input of switch 7. In accordance with the microprogram operation, the conjunction at the first output of switch 7 is set to the value of the fuzzy statement a = 0.1, at the second output of switch 7, the value is set to b = 0.4.

С выходов коммутатора 7 значения нечетких высказываний поступают на соответствующие входы схемы 8 сравнения и коммутатора 9, на первую группу управляющих входов которого уже подано поле 26 текущей микрокоманды (код операции), а на вторую группу управляющих входов коммутатора 9 поступает результат сравнения нечетких высказываний а = 0,1 и b = 0,4. В соответствии с кодом операции конъюнкция и результатом сравнения операндов (а > b) на выходе коммутатора 9 устанавливается значение нечеткого высказывания а = 0,1, На этом тринадцатая микрокоманда заканчивается. From the outputs of switch 7, the values of fuzzy statements are sent to the corresponding inputs of comparison circuit 8 and switch 9, the first group of control inputs of which has already been supplied with field 26 of the current microcommand (operation code), and the result of comparison of fuzzy statements a = 2 comes to the second group of control inputs of switch 9 0.1 and b = 0.4. In accordance with the operation code, the conjunction and the result of the comparison of the operands (a> b) at the output of the switch 9, the value of the fuzzy statement a = 0.1 is set. This completes the thirteenth microcommand.

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается четырнадцатая микрокоманда. Поля 26-30 четырнадцатой микрокоманды дублируют соответствующие поля предыдущей микрокоманды, что сохраняет коммутацию, а установка в поле 31 "адреса результата" адреса регистра 6 производит запись полученного результата микропрограммы, установленного на выходе коммутатора 9, в регистр 6. На этом выполнение четырнадцатой микрокоманды заканчивается. With the arrival of the next clock signal from the ICG at the outputs of the control memory 11, the fourteenth microcommand is set. Fields 26-30 of the fourteenth micro-command duplicate the corresponding fields of the previous micro-command, which saves switching, and setting the “result address” field to the address of register 6 records the received microprogram result installed at the output of the switch 9 into register 6. This completes the execution of the fourteenth micro-command .

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается пятнадцатая микрокоманда (операция пересылка). Поле 28 (через элемент ЗАПРЕТ 17) пятнадцатой микрокоманды указывает - содержание регистра 6 выдать на его выходы, а поле 31 этой микрокоманды указывает в какой из регистров 3-5 (в данном случае регистр 3) записать это значение. На этом пятнадцатая микрокоманда заканчивается. With the arrival of the next clock signal from the ICG, the fifteenth microcommand (transfer operation) is established at the outputs of the control memory 11. Field 28 (through the element BAN 17) of the fifteenth micro-command indicates - the contents of register 6 should be output to its outputs, and field 31 of this micro-command indicates which register 3-5 (in this case, register 3) should record this value. This is where the fifteenth microcommand ends.

С поступлением очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается шестнадцатая микрокоманда. Поля 27-30 шестнадцатой микрокоманды поступают на управляющий вход коммутатора 7. При этом поле 28 указывает, содержимое какого из регистров 3-5 выдать на первый выход коммутатора 7, поле 27 указывает в каком коде - прямом или инверсном - выдать содержимое регистра, адрес которого находится в поле 28 микрокоманды, на первый выход коммутатора 7, поле 30 микрокоманды указывает, содержимое какого из регистров 3-5 выдать на второй выход коммутатора 7, а поле 29 указывает в каком коде выдать содержимое регистра, адрес которого находится в поле 30 микрокоманды, на выход коммутатора 7. В соответствии с операцией микропрограммы дизъюнкция на первом выходе коммутатора 7 устанавливается значение нечеткого высказывания а = 0,1, на втором выходе коммутатора 7 устанавливается значение > b = 0,6. With the arrival of the next clock signal from the ICG, the sixteenth micro-command is installed at the outputs of the control memory 11. Fields 27-30 of the sixteenth microcommand are received at the control input of switch 7. In this case, field 28 indicates the contents of which of registers 3-5 should be output to the first output of switch 7, field 27 indicates in which code - direct or inverse - the contents of the register, whose address located in the micro-command field 28, to the first output of the switch 7, the micro-command field 30 indicates the contents of which of registers 3-5 should be output to the second output of the switch 7, and the field 29 indicates in which code the contents of the register should be output, the address of which is in the micro-command field 30, to the output of the switch 7. In accordance with the operation of the microprogram, the disjunction at the first output of the switch 7 sets the value of the fuzzy statement a = 0.1, the second output of the switch 7 sets the value> b = 0.6.

С выходов коммутатора 7 значение нечетких высказываний поступают на соответствующие входы схемы 8 сравнения и коммутатора 9, на первую группу управляющих входов которого уже подано поле 26 текущей микрокоманды (код операции), а на вторую группу управляющих входов коммутатора 9 поступает результат сравнения нечетких высказываний а = 0,1 и> b = 0,6. В соответствии с кодом операции дизъюнкция и результатом сравнения операндов (а < > b) на выходе коммутатора 9 устанавливается значение нечеткого высказывания > b = 0,6. From the outputs of the switch 7, the value of the fuzzy statements goes to the corresponding inputs of the comparison circuit 8 and the switch 9, the first group of control inputs of which the field 26 of the current microcommand (operation code) is already supplied, and the result of the comparison of the fuzzy statements a = 2 comes to the second group of the control inputs of the switch 9 0.1 and> b = 0.6. In accordance with the operation code, the disjunction and the result of the comparison of the operands (a <> b) at the output of the switch 9, the value of the fuzzy statement> b = 0.6 is set.

С приходом очередного тактового сигнала от ГСИ на выходах управляющей памяти 11 устанавливается семнадцатая микрокоманда. Поля 26-30 семнадцатой микрокоманды дублируют соответствующие поля предыдущей микрокоманды, что сохраняет коммутацию, а при установке в поле 31 "адреса результата" его соответствующие разряды поступают на входы записи регистров 3-6 и на выход записи выходной шины 20 ячейки. В данном случае в поле 31 "адреса результата" находится адрес регистра 6, вследствие чего производится запись полученного результата микропрограммы, установленного на выходе коммутатора 9, в регистр 6. На этом выполнение микрокоманды заканчивается. With the arrival of the next clock signal from the GSI, the seventeenth microcommand is set at the outputs of the control memory 11. Fields 26-30 of the seventeenth microcommand duplicate the corresponding fields of the previous microcommand, which saves switching, and when the result address field 31 is set, its corresponding bits are fed to the entries of the registers 3-6 and to the output of the output of the output bus 20 of the cell. In this case, the address of register 6 is in the “result address” field 31, as a result of which the result of the firmware installed at the output of the switch 9 is recorded in register 6. This completes the execution of the microcommand.

С поступлением очередного тактового сигнала от ГСИ на выходе управляющей памяти 11 устанавливается восемнадцатая микрокоманда (операция пересылка). Поле 28 (через элемент ЗАПРЕТ 17) восемнадцатой микрокоманды указывает - содержимое регистра 6 выдать на его выходы, а поле 31 этой микрокоманды указывает - выдать содержи мое регистра 6 на выходную информационную шину ячейки. На этом восемнадцатая микрокоманда заканчивается, с выполнением которой закончено выполнение всей микропрограммы и ячейка готова к выполнению следующей микропрограммы, для выполнения которой необходимо в счетчик 10 ячейки записать адрес первой микрокоманды следующей микропрограммы. With the arrival of the next clock signal from the ICG, the eighteenth microcommand (transfer operation) is established at the output of the control memory 11. Field 28 (through the element BAN 17) of the eighteenth microcommand indicates that the contents of register 6 should be output to its outputs, and field 31 of this microcommand indicates - should the contents of register 6 be output to the output information bus of the cell. On this, the eighteenth microcommand ends, with the completion of which the entire microprogram is completed and the cell is ready for the next microprogram, for which it is necessary to write the address of the first microcommand of the next microprogram in the counter 10 of the cell.

Введение в состав ячейки новых узлов дает возможность расширить ее функциональные возможности за счет выполнения операций над значениями нечетких высказываний по сложным логическим формулам, что позволит реализовать функционально полные нечеткие алгоритмы на однородных вычислительных структурах, построенных на базе таких ячеек. The introduction of new nodes into the cell makes it possible to expand its functional capabilities by performing operations on the values of fuzzy statements using complex logical formulas, which will allow the implementation of functionally complete fuzzy algorithms on homogeneous computing structures built on the basis of such cells.

Технико-экономическая эффективность данного технического предложения определяется тем, что по сравнению с прототипом заявленное устройство обладает техническим преимуществом и может обеспечить положительный эффект, заключающийся в расширении набора выполнения микропрограмм за счет выполнения сложных логических операций, а также в возможности оптимизации размещения нечетких алгоритмов на однородных вычислительных структурах. The technical and economic efficiency of this technical proposal is determined by the fact that, in comparison with the prototype, the claimed device has a technical advantage and can provide a positive effect consisting in expanding the microprogram execution set by performing complex logical operations, as well as in the possibility of optimizing the placement of fuzzy algorithms on homogeneous computing structures.

Предлагаемая ячейка может использоваться в составе однородных вычислительных структур для реализации нечетких алгоритмов, а также в качестве спецвычислителя при управлении технологическими процессами по лингвистическим алгоритмам. (56) 1. Авторское свидетельство СССР N 941994, кл. G 06 F 7/00, 1980. The proposed cell can be used as part of homogeneous computational structures for the implementation of fuzzy algorithms, as well as as a special calculator for controlling technological processes using linguistic algorithms. (56) 1. USSR author's certificate N 941994, cl. G 06 F 7/00, 1980.

2. Авторское свидетельство СССР N 1256010, кл. G 06 F 7/00, 1985. 2. USSR author's certificate N 1256010, cl. G 06 F 7/00, 1985.

Claims

A HOMOGENEOUS COMPUTER STRUCTURE CELL, containing the first, second and third registers, the first and second switches, the comparison circuit, the control memory, the counter and the first element, and the first and the second of the first switch, respectively, the inverted output groups of the first, second, and third registers are connected to the second, fourth, and sixth groups of information inputs of the first switch, respectively, the first group of outputs of the first switch pa is connected to the first groups of information inputs of the second switch and the comparison circuit, the second group of outputs of the first switch is connected to the second groups of information inputs of the second switch and the circuit of the group of outputs of the circuit of the second circuit information inputs of the counter, the outputs of which are connected to the address inputs of the control memory, the group of inputs of the command code of the cell is connected to the group of information inputs of of the control memory, the tuning input of the cell is connected to the recording entries of the counter and the control memory, the outputs of the operation code of the control memory are connected to the first control group of the inputs of the second switch, the outputs of the signal of the second operand, the second and the second second bits of the address of the second operand of the control memory are connected to the group of control inputs of the first switch, the first, second and third bits of the outputs of the address of the control memory are connected to the input behind from the first, second, and third registers, respectively, the output of the sign of the end of the operation of the control memory is connected to the first input of the first element AND, the second input of which is connected to the clock input of the cell, the output of the first element And is connected to the counting input of the counter, characterized in that , the fifth and sixth registers, the first, second and third elements are PROHIBITED, the second and third elements AND, with the group of information inputs of the fourth register connected to the group of information inputs of the first input bus of the cell, the group of information moves the fifth register is connected to a group are infopmatsionnyh inputs vto.poy input cell bus group are outputs fourth-registers connected to the group are infopmatsionnyh inputs of first registers, Groups fifth registers outputs coupled to distinct groups infopmatsionnyh inputs vto.poy registers, Groups outputs vto.poy kommutatopa connected to the group are infopmatsionnyh inputs sixth registers, the outputs which is connected to the group of information outputs of the output bus of the cell and through the wiring OR with the group of information inputs of the first, second and third registers, the outputs are first the first bit of the address of the first operand and the second bit of the address of the second operand of the control memory are connected respectively to the first inputs of the second and third elements And, respectively, the second inputs of which are connected to the third bits of the first and second memory address with direct inputs of the first and second elements is PROHIBITED, respectively, the inverse inputs of which are connected with the output of the sign the end of the operation of the control memory, the outputs of the first and second element to the PROHIBITION are connected to the recording inputs of the fourth and fifth registers, respectively, the control inputs of which are connected to the outputs of the second and third elements And, accordingly, the output of the fourth bit of the address of the control memory is connected to the input of the record of the sixth register, the output is the input of the third element is BANNED, the first and second inverted inputs of which are connected to the first and second bits of the address of the first operand of the control memory, respectively, the output of the third element that is connected to the inverted input uppavlyayuschim sixth registers, the addresses of the fifth pazpyad See Results uppavlyayuschey memory connected to the output recording output cell bus.