RU2792182C1

RU2792182C1 - Number ranking device

Info

Publication number: RU2792182C1
Application number: RU2022131995A
Authority: RU
Inventors: Ташбулат Захарович Аралбаев; Галия Галаутдиновна Аралбаева; Ринат Равилевич Галимов; Оксана Викторовна Клиндух
Filing date: 2022-12-07
Publication date: 2023-03-20

Abstract

FIELD: automation; computer technology.

SUBSTANCE: in the mode of registering numbers, the address code of the RAM unit corresponds to the value of the incoming number, the contents of the memory correspond to the unary code of the serial number in the original sequence of numbers. In the mode of ranking and issuing results, the rank of a number is determined by the value of the address value by sequential enumeration of the addresses of the RAM unit, which store the unary codes of serial numbers. The serial number at the output of the device is determined as a result of synchronous reading of the contents of the memory cells and the conversion of unary codes into a binary code.

EFFECT: expanding the range of technical means.

1 cl, 6 dwg, 1 tbl

Description

Изобретение относится к автоматике и вычислительной технике и предназначено для защиты информации в автоматизированных системах.The invention relates to automation and computer technology and is intended to protect information in automated systems.

Известно устройство для ранжирования чисел (авторское свидетельство СССР на изобретение № 1425653, опубл. 23.09.1988 г., БИ № 35), которое по своей технической сущности является наиболее близким к предлагаемому устройству. Это устройство содержит генератор тактовых импульсов, счетчик, первый и второй буферные регистры, блок сравнения, первый и второй коммутаторы, блок оперативной памяти и блок управления, причём входы ранжируемых чисел устройства соединены с информационными входами первой группы первого коммутатора и информационными входами первой группы блока сравнения, информационные входы второй группы первого коммутатора соединены с выходами первого буферного регистра и информационными входами второй группы блока сравнения, информационные входы третьей группы первого коммутатора подключены к выходам второго буферного регистра, информационные входы четвертой группы первого коммутатора подключены к шине «земля», а выходы первого коммутатора подключены к информационным входам блока оперативной памяти, выходы которого являются выходами ранжируемых чисел устройства и соединены с информационными входами первого и второго буферных регистров, выход генератора тактовых импульсов соединен со вторым входом блока управления, вход сброса информации в счетчике подключен к управляющему входу начала работы устройства и к первому входу блока управления, счетный вход счетчика подключен к шестому выходу блока управления, выход переполнения счетчика подключен к четвертому входу блока управления и к выходу окончания цикла сравнения устройства, информационные выходы счетчика подключены к первой группе информационных входов второго коммутатора и к выходу номера ранга числа устройства, ко второй группе информационных входов второго коммутатора подключены входы адреса запроса устройства, а выход второго коммутатора подключен к адресным входам блока оперативной памяти, управляющий вход второго коммутатора подключен к управляющему входу запроса устройства и к пятому входу блока управления, третий и шестой входы которого подключены соответственно, к выходу блока сравнения и к управляющему входу очистки памяти устройства, а первый, второй, третий, четвертый, пятый, седьмой и восьмой выходы блока управления подключены, соответственно, к первому, второму, третьему и четвертому адресным входам первого коммутатора, входу записи-чтения блока оперативной памяти, управляющим входам второго и первого буферных регистров.A device for ranking numbers is known (USSR author's certificate for the invention No. 1425653, publ. 23.09.1988, BI No. 35), which in its technical essence is closest to the proposed device. This device contains a clock pulse generator, a counter, the first and second buffer registers, a comparison unit, the first and second switches, a RAM unit and a control unit, and the inputs of the ranked numbers of the device are connected to the information inputs of the first group of the first switch and the information inputs of the first group of the comparison unit , the information inputs of the second group of the first switch are connected to the outputs of the first buffer register and the information inputs of the second group of the comparison unit, the information inputs of the third group of the first switch are connected to the outputs of the second buffer register, the information inputs of the fourth group of the first switch are connected to the ground bus, and the outputs of the first the switch is connected to the information inputs of the RAM block, the outputs of which are the outputs of the ranked numbers of the device and are connected to the information inputs of the first and second buffer registers, the output of the clock pulse generator is connected to the second input b control unit, the information reset input in the counter is connected to the control input of the start of the device operation and to the first input of the control unit, the counting input of the counter is connected to the sixth output of the control unit, the overflow output of the counter is connected to the fourth input of the control unit and to the output of the end of the device comparison cycle, information the outputs of the counter are connected to the first group of information inputs of the second switch and to the output of the rank number of the device number, the inputs of the device request address are connected to the second group of information inputs of the second switch, and the output of the second switch is connected to the address inputs of the RAM block, the control input of the second switch is connected to the control device request input and to the fifth input of the control unit, the third and sixth inputs of which are connected respectively, to the output of the comparison unit and to the control input of clearing the device memory, and the first, second, third, fourth, fifth, seventh and eighth outputs of the control unit connected, respectively, to the first, second, third and fourth address inputs of the first switch, the write-read input of the RAM block, the control inputs of the second and first buffer registers.

Недостатком устройства-прототипа является недостаточная универсальность, связанная с отсутствием возможности регистрации и представления порядкового номера числа из последовательности чисел в процессе ранжирования, с потерей чисел с минимальной величиной после каждой операции ранжирования, с отсутствием операции в процедуре ранжирования, учитывающей поступление нескольких чисел одинаковой величины. The disadvantage of the prototype device is the lack of versatility associated with the inability to register and represent the serial number of a sequence of numbers in the ranking process, with the loss of numbers with a minimum value after each ranking operation, with the absence of an operation in the ranking procedure, taking into account the receipt of several numbers of the same value.

Техническим результатом настоящего изобретения является расширение арсенала технических средств. The technical result of the present invention is the expansion of the arsenal of technical means.

Для достижения результата в устройство для ранжирования чисел, содержащее блок оперативной памяти, первый и второй регистры, первый и второй коммутаторы, счетчик адресов, выходы которого через второй коммутатор подключены к адресным входам блока оперативной памяти; блок управления, один из входов которого подключен ко входу начала работы устройства, а выходы подключены к управляющим входам счетчика адресов, первого коммутатора, блока памяти, ко входам занесения регистров, дополнительно включены: реверсивный счетчик поступающих чисел, дешифратор порядковых номеров поступающих чисел, блок логических элементов ИЛИ, счетчик определения порядковых номеров чисел, первый и второй логические элементы И, многовходовый логический элемент ИЛИ, третий коммутатор и счетчик ранга числа, причем в качестве второго регистра использован сдвиговый регистр, первый вход устройства подключен к информационным входам первого регистра, второй, третий и четвертый входы устройства подключены, соответственно, к первому, третьему и четвертому входам блока управления, второй вход которого соединен с выходом младшего разряда дешифратора порядковых номеров поступающих чисел, выход первого регистра подключен к информационным входам первого блока коммутации, выходы счетчика адреса подключены к информационным входам второго блока коммутации, выходы первого и второго блоков коммутации объединены и подключены к информационным входам блока оперативной памяти, выходы реверсивного счетчика поступающих чисел подключены ко входам дешифратора порядковых номеров поступающих чисел, выходы которого подключены к первым входам блока логических элементов ИЛИ, ко вторым входам которого подключены выходы второго регистра и входы многовходового элемента ИЛИ, выходы блока логических элементов ИЛИ подключены к информационным входам блока оперативной памяти, выходы которого подключены к информационным входам второго регистра, а управляющие входы записи и обращения к памяти подключены, соответственно, к шестому и седьмому выходам блока управления, у которого первый, второй, третий, четвертый, пятый, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый выходы подключены, соответственно, к счетному входу счетчика адресов, к управляющему входу второго блока коммутаторов, к объединенным входу занесения первого регистра и инкрементирующему входу реверсивного счетчика поступающих чисел, к управляющему входу первого блока коммутаторов, к декрементирующему входу реверсивного счетчика поступающих чисел, ко входу занесения второго регистра, к объединенным управляющему сдвиговому входу второго регистра и к инкрементирующему входу счетчика определения порядкового номера чисел, к управляющему входу сброса счетчика определения порядкового номера чисел, к первому входу первого логического элемента И, ко второму входу второго логического элемента И, второй вход первого логического элемента И подключен к пятому входу блока управления и к выходу младшего информационного разряда второго регистра, первый вход второго элемента И подключен к шестому входу блока управления и к выходу многовходового логического элемента ИЛИ, выход первого логического элемента И подключен к управляющему входу третьего коммутатора и к четвертому выходу устройства, выход второго логического элемента И подключен к счетному входу счетчика рангов чисел, выходы третьего коммутатора являются первыми выходами устройства, а выходы счетчика рангов чисел, соответственно, вторыми выходами устройства.To achieve the result, a device for ranking numbers, containing a block of RAM, the first and second registers, the first and second switches, an address counter, the outputs of which are connected through the second switch to the address inputs of the RAM block; control unit, one of the inputs of which is connected to the input of the start of operation of the device, and the outputs are connected to the control inputs of the address counter, the first switch, the memory block, to the inputs for entering registers, additionally included: a reversible counter of incoming numbers, a decoder of serial numbers of incoming numbers, a block of logical OR elements, a counter for determining the ordinal numbers of numbers, the first and second logical elements AND, a multi-input logical element OR, a third switch and a counter of the rank of a number, and a shift register is used as the second register, the first input of the device is connected to the information inputs of the first register, the second, third and the fourth inputs of the device are connected, respectively, to the first, third and fourth inputs of the control unit, the second input of which is connected to the output of the least significant digit of the decoder of the serial numbers of the incoming numbers, the output of the first register is connected to the information inputs of the first switching unit, the counter outputs while the addresses are connected to the information inputs of the second switching unit, the outputs of the first and second switching units are combined and connected to the information inputs of the RAM unit, the outputs of the incoming numbers reverse counter are connected to the inputs of the decoder of the incoming numbers sequence numbers, the outputs of which are connected to the first inputs of the block of logic elements OR , to the second inputs of which the outputs of the second register and the inputs of the multi-input OR element are connected, the outputs of the block of logical elements OR are connected to the information inputs of the RAM block, the outputs of which are connected to the information inputs of the second register, and the control inputs for writing and accessing the memory are connected, respectively, to the sixth and seventh outputs of the control unit, in which the first, second, third, fourth, fifth, eighth, ninth, tenth, eleventh, twelfth and thirteenth outputs are connected, respectively, to the counting input of the address counter, to the control input of the second block to switches, to the combined input of entering the first register and the incrementing input of the reversible counter of incoming numbers, to the control input of the first block of switches, to the decrementing input of the reversing counter of incoming numbers, to the input of entering the second register, to the combined control shift input of the second register and to the incrementing input of the definition counter serial number of numbers, to the control input of resetting the counter for determining the serial number of numbers, to the first input of the first logic element AND, to the second input of the second logic element AND, the second input of the first logic element AND is connected to the fifth input of the control unit and to the output of the lower information bit of the second register , the first input of the second AND element is connected to the sixth input of the control unit and to the output of the multi-input logical element OR, the output of the first logical element AND is connected to the control input of the third switch and to the fourth output of the device, the output of the second logic element AND is connected to the counting input of the counter of the ranks of numbers, the outputs of the third switch are the first outputs of the device, and the outputs of the counter of the ranks of numbers, respectively, are the second outputs of the device.

На фиг.1 представлена структурная схема предлагаемого устройства, на фиг.2 – структурная схема блока логических элементов ИЛИ, на фиг.3 – структурная схема блока управления, на фиг.4 – структурная схема распределителя импульсов блока управления, на фиг.5 - временные диаграммы работы устройства в режиме регистрации чисел, на фиг.6 - временные диаграммы работы устройства в режиме ранжирования и выдачи результатов. Figure 1 shows a block diagram of the proposed device, figure 2 is a block diagram of a block of logic elements OR, figure 3 is a block diagram of the control unit, figure 4 is a block diagram of the pulse distributor of the control unit, figure 5 - temporary diagrams of the operation of the device in the mode of registration of numbers, Fig.6 - timing diagrams of the operation of the device in the mode of ranking and output of results.

Устройство содержит: реверсивный счетчик 1 поступающих чисел, первый регистр 2, счетчик адреса 3, дешифратор 4 порядковых номеров поступающих чисел, первый блок коммутатора 5, второй блок коммутатора 6, блок логических элементов ИЛИ 7, блок оперативной памяти 8, блок управления 9, второй регистр 10, счетчик 11 номеров поступающих чисел, первый логический элемент И 12, второй логический элемент И 13, многовходовый логический элемент ИЛИ 14, третий блок коммутатора 15 и счетчик рангов чисел 16, причем в качестве второго регистра использован сдвиговый регистр, первый вход устройства подключен к информационным входам первого регистра, второй, третий и четвертый входы устройства подключены, соответственно, к первому, третьему и четвертому входам блока управления, второй вход которого соединен с выходом младшего разряда дешифратора порядковых номеров поступающих чисел, выход первого регистра подключен к информационным входам первого блока коммутации, выходы счетчика адреса подключены к информационным входам второго блока коммутации, выходы первого и второго блоков коммутации объединены и подключены к информационным входам блока оперативной памяти, выходы реверсивного счетчика поступающих чисел подключены ко входам дешифратора порядковых номеров поступающих чисел, выходы которого подключены к первым входам блока логических элементов ИЛИ, ко вторым входам которого подключены выходы второго регистра и входы многовходового элемента ИЛИ, выходы блока логических элементов ИЛИ подключены к информационным входам блока оперативной памяти, выходы которого подключены к информационным входам второго регистра, а управляющие входы записи и обращения к памяти подключены, соответственно, к шестому и седьмому выходам блока управления, у которого первый, второй, третий, четвертый, пятый, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый выходы подключены, соответственно, к счетному входу счетчика адресов, к управляющему входу второго блока коммутаторов, к объединенным входу занесения первого регистра и инкрементирующему входу реверсивного счетчика поступающих чисел, к управляющему входу первого блока коммутаторов, к декрементирующему входу реверсивного счетчика поступающих чисел, ко входу занесения второго регистра, к объединенным управляющему сдвиговому входу второго регистра и к инкрементирующему входу счетчика определения порядкового номера чисел, к управляющему входу сброса счетчика определения порядкового номера чисел, к первому входу первого логического элемента И, ко второму входу второго логического элемента И, второй вход первого логического элемента И подключен к пятому входу блока управления и к выходу младшего информационного разряда второго регистра, первый вход второго элемента И подключен к шестому входу блока управления и к выходу многовходового логического элемента ИЛИ, выход первого логического элемента И подключен к управляющему входу третьего коммутатора и к четвертому выходу устройства, выход второго логического элемента И подключен к счетному входу счетчика рангов чисел, выходы третьего коммутатора являются первыми выходами устройства, а выходы счетчика рангов чисел, соответственно, вторыми выходами устройства.The device contains: a reversible counter 1 of incoming numbers, the first register 2, an address counter 3, a decoder 4 of serial numbers of incoming numbers, the first switch block 5, the second switch block 6, the block of logic elements OR 7, the RAM block 8, the control block 9, the second register 10, counter 11 of numbers of incoming numbers, the first logic element AND 12, the second logic element AND 13, multi-input logic element OR 14, the third block of the switch 15 and the counter of ranks of numbers 16, and the shift register is used as the second register, the first input of the device is connected to the information inputs of the first register, the second, third and fourth inputs of the device are connected, respectively, to the first, third and fourth inputs of the control unit, the second input of which is connected to the output of the least significant bit of the decoder of serial numbers of incoming numbers, the output of the first register is connected to the information inputs of the first block switching, address counter outputs connected to the information inputs of the second switching unit, the outputs of the first and second switching units are combined and connected to the information inputs of the RAM unit, the outputs of the reversible counter of incoming numbers are connected to the inputs of the decoder of the serial numbers of the incoming numbers, the outputs of which are connected to the first inputs of the block of logic elements OR, to the second the inputs of which are connected to the outputs of the second register and the inputs of the multi-input OR element, the outputs of the block of logic elements OR are connected to the information inputs of the RAM block, the outputs of which are connected to the information inputs of the second register, and the control inputs for writing and accessing the memory are connected, respectively, to the sixth and seventh outputs of the control unit, in which the first, second, third, fourth, fifth, eighth, ninth, tenth, eleventh, twelfth and thirteenth outputs are connected, respectively, to the counting input of the address counter, to the control input of the second block of switches, to the combined to the input of entering the first register and the incrementing input of the reversible counter of incoming numbers, to the control input of the first block of switches, to the decrementing input of the reversing counter of incoming numbers, to the input of entering the second register, to the combined control shift input of the second register and to the incrementing input of the counter for determining the ordinal number of numbers , to the control input for resetting the counter for determining the serial number of numbers, to the first input of the first logic element AND, to the second input of the second logic element AND, the second input of the first logic element AND is connected to the fifth input of the control unit and to the output of the lower information bit of the second register, the first input of the second AND element is connected to the sixth input of the control unit and to the output of the multi-input OR logic element, the output of the first AND logic element is connected to the control input of the third switch and to the fourth output of the device, the output of the second logic element a And is connected to the counting input of the counter of the ranks of numbers, the outputs of the third switch are the first outputs of the device, and the outputs of the counter of the ranks of numbers, respectively, are the second outputs of the device.

Блок логических элементов ИЛИ 7, как показано на фиг. 2, содержит n двухвходовых логических элементов ИЛИ, где n – число выходных разрядов дешифратора порядковых номеров поступающих чисел, равное разрядности данных в блоке оперативной памяти 8 и второго регистра 10, причем первые входы двухвходовых логических элементов ИЛИ подключены к первым входам I_7-11 – I_7-1n блока логических элементов ИЛИ, а вторые входы логических элементов ИЛИ 7, соответственно, ко вторым входам I_7-21– I_7-2n блока логических элементов ИЛИ 7. Выходы логических элементов ИЛИ подключены к выходам O₇₁-O_7n блока логических элементов ИЛИ 7. Принцип работы блока логических элементов ИЛИ 7 понятен из описания его структурной схемы.The OR block 7 as shown in FIG. 2, contains n two-input OR logic elements, where n is the number of output bits of the decoder of serial numbers of incoming numbers, equal to the data capacity in the RAM block 8 and the second register 10, and the first inputs of the two-input OR logic elements are connected to the first inputs I _7-11 - I _7-1n of the block of logic elements OR, and the second inputs of logic elements OR 7, respectively, to the second inputs of I _7-21 - I _7-2n of the block of logic elements OR 7. The outputs of logic elements OR are connected to the outputs O ₇₁ -O _7n of the block logic elements OR 7. The principle of operation of the block of logic elements OR 7 is clear from the description of its block diagram.

Блок управления 9, как показано на фиг.3, содержит первый, второй и третий одновибраторы под соответствующими номерами: 18, 19 и 20, триггер пуска-останова 21, генератор тактовых импульсов 22, первый, второй, третий и четвертый логические элементы И под соответствующими номерами: 23, 24, 25 и 26, распределитель управляющих импульсов 27, причем входы первого, второго и третьего одновибраторов подключены, соответственно, к третьему, четвертому и пятому входам блока управления, а выходы этих одновибраторов подключены, соответственно, к первому входу блока распределения импульсов 27, к первому входу первого логического элемента И и к первому входу второго логического элемента И, установочный вход триггера пуска-останова подключен к выходу второго логического элемента И и к пятому входу распределителя импульсов 27, сбросовый вход триггера пуска-останова 21 подключен к выходу четвертого элемента И и к седьмому входу распределителя импульсов 27, выход генератора тактовых импульсов подключен ко вторым входам логических элементов 23, 24 25 и 26, выходы первого и третьего логических элементов И подключены, соответственно ко второму и шестому входам распределителя управляющих импульсов 27, третий и четвертый входы которого подключены, соответственно к пятому и шестому входам блока управления 9, а выходы распределителя управляющих импульсов 27 с первого по тринадцатый подключены, соответственно, к выходам блока управления 9 с первого по тринадцатый. Одновибраторы 18-20 блока управления предназначены для согласования временного режима подачи значений чисел из-вне на вход устройства - с режимом регистрации этих чисел в устройстве. Принцип работы блока управления 9 понятен из описания его структурной схемы и режимов работы устройства.The control unit 9, as shown in figure 3, contains the first, second and third single vibrators under the corresponding numbers: 18, 19 and 20, the start-stop trigger 21, the clock generator 22, the first, second, third and fourth logic elements And under corresponding numbers: 23, 24, 25 and 26, the distributor of control pulses 27, and the inputs of the first, second and third single vibrators are connected, respectively, to the third, fourth and fifth inputs of the control unit, and the outputs of these single vibrators are connected, respectively, to the first input of the unit distribution of pulses 27, to the first input of the first logic element And and to the first input of the second logic element And, the setting input of the start-stop trigger is connected to the output of the second logic element And and to the fifth input of the pulse distributor 27, the reset input of the start-stop trigger 21 is connected to the output of the fourth element And and to the seventh input of the pulse distributor 27, the output of the clock pulse generator is connected to the second inputs of logic elements 23, 24 25 and 26, the outputs of the first and third logic elements AND are connected, respectively, to the second and sixth inputs of the distributor of control pulses 27, the third and fourth inputs of which are connected, respectively, to the fifth and sixth inputs of the control unit 9, and the outputs of the control pulse distributor 27 from the first to the thirteenth are connected, respectively, to the outputs of the control unit 9 from the first to the thirteenth. Single vibrators 18-20 of the control unit are designed to coordinate the temporary mode of supplying the values of numbers from outside to the input of the device - with the mode of registering these numbers in the device. The principle of operation of the control unit 9 is clear from the description of its block diagram and modes of operation of the device.

Блок формирования импульсов 27 (фиг. 4), как показано на фиг. 4, содержит 11 двухвходовых логических элементов И под номерами: 28, 29, 40, 42, 44-47, 48-50 и 53, два трехвходовых логических элемента И под номерами 31 и 43, один логический элемент НЕ под номером 30 и восемь триггеров под номерами 32-38 и 41, один двухвходовый элемент ИЛИ под номером 52 и две схемы задержки сигнала под номерами 39 и 48, выполненные в виде R-C цепочки. Входы блока формирования импульсов 27 на фиг. 4 обозначены как I₂₇₁-I₂₇₇, а на фигуре 3, соответственно, 1-7. Выходы блока формирования импульсов 27 на фиг. 4 обозначены, как O₉₀₁-O_913,и подключены к соответствующим выходам: 1-13 - блока управления 9 на фигуре 3. При обозначении входов и выходов учитывались обозначения, принятые на фиг. 3. Принцип работы блока формирования импульсов понятен из описания его структурной схемы и режимов работы устройства.Pulse shaping unit 27 (FIG. 4) as shown in FIG. 4, contains 11 two-input AND gates numbered: 28, 29, 40, 42, 44-47, 48-50 and 53, two three-input AND gates numbered 31 and 43, one NOT gate numbered 30 and eight flip-flops numbered 32-38 and 41, one two-input OR element numbered 52 and two signal delay circuits numbered 39 and 48, made in the form of an RC chain. The inputs of the pulse shaping unit 27 in FIG. 4 are designated as I ₂₇₁ -I ₂₇₇ and in figure 3, respectively, 1-7. The outputs of the pulse shaping unit 27 in FIG. 4 are designated as O ₉₀₁ -O _913, and are connected to the corresponding outputs: 1-13 - of the control unit 9 in figure 3. When designating the inputs and outputs, the designations adopted in Fig. 3. The principle of operation of the pulse formation unit is clear from the description of its block diagram and operating modes of the device.

Устройство работает в двух режимах. The device operates in two modes.

Режим 1: режим регистрации значений чисел в блоке оперативной памяти устройства.Mode 1: the mode of registering the values of numbers in the RAM block of the device.

Режим 2: режим ранжирования и выдачи результатов.Mode 2: ranking and results mode.

В режиме 1 устройство работает следующим образом. В исходном состоянии содержимое блока оперативной памяти 8 (фиг.1), счетчиков 1, 3, 11 и 16, а также первого (2) и второго (10) регистров обнулены, блоки коммутаторов (5, 6 и 15) находятся в закрытом состоянии. Для начала работы устройства на второй вход его подается сигнал «Пуск». При этом на выходе 3 устройства появляется сигнал готовности («Гот») ввода значений чисел в первый регистр 2. В ответ на сигнал «Гот» на первый вход устройства поступает первое ранжируемое число, а на третьем входе появляется сигнал ввода числа в первый регистр 2 - «Ввод», который инициирует подачу с выхода 3 блока управления 9 сигнала занесения данных с входа 1 устройства в первый регистр 2 и счетного сигнала на первый вход реверсивный счетчика 1 поступающих чисел. Далее, по сигналу с выхода 4 блока управления 9 на первый коммутатор 5 выходы первого регистра (2) подключаются к адресным входам блока оперативной памяти 8, на информационные входы которого через дешифратор 4 порядковых номеров поступающих чисел и блок логических элементов ИЛИ 7 поступает зашифрованный унарный код поступающего числа. Процедура записи унарного кода числа в блок оперативной памяти 8 состоит из двух последовательных операций: операции считывания содержимого ячейки блока оперативной памяти 8 по адресу, соответствующему текущему значению числа в первом регистре 2, во второй регистр 10, и последующей операции одновременной записи зашифрованного в унарном коде содержимого двоичного счетчика 1 поступающих чисел и содержимого второго регистра 10 в одну ячейку по адресу содержимого первого регистра 2. Для этого со входов 6 и 7 блока управления 9 на вход обращения блока оперативной памяти 8 и вход занесения данных во второй регистр 10 подаются соответствующие сигналы. Затем, для записи совокупного содержимого зашифрованного значения содержимого реверсивного счетчика 1 поступающих чисел и содержимого второго регистра 10 на вход записи блока оперативной памяти 8 с выхода 6 блока управления 9 подается сигнал записи. При этом с выхода 13 блока управления 9 на третий выход устройства подается сигнал готовности принять следующее число в первый регистр 2. Процедура записи данных в блок оперативной памяти 8 продолжается до подачи на четвертый вход устройства сигнала об окончании ввода данных, по которому устройство переключается в режим ранжирования чисел и выдачи результата. Для пояснения работы устройства в режиме регистрации чисел на фигуре 5 представлены временные диаграммы сигналов основных блоков и узлов. Сигналы S1, S2 и S3 представляют, соответственно, сигналы с выхода генератора тактовых импульсов 22 (фиг.3), сигнал установки триггера пуска-останова 21 (фиг.3), сигнал на прямом выходе триггера пуска-останова 21 (фиг.3). Сигналы: I901-I904 соответствуют сигналам на входах блока управления 9 (фиг. 3), а сигналы O903-O913 соответствуют сигналам на выходе блока управления 9 (фиг. 3).In mode 1, the device operates as follows. In the initial state, the contents of the RAM block 8 (figure 1), counters 1, 3, 11 and 16, as well as the first (2) and second (10) registers are set to zero, the switch blocks (5, 6 and 15) are in the closed state . To start the device, the “Start” signal is applied to its second input. At the same time, a readiness signal (“Got”) for entering the values of numbers into the first register 2 appears at the output 3 of the device. In response to the “Got” signal, the first ranked number enters the first input of the device, and a signal for entering a number into the first register 2 appears at the third input - “Input”, which initiates the supply from the output 3 of the control unit 9 of the signal for entering data from the input 1 of the device into the first register 2 and the counting signal to the first input of the reversible counter 1 of incoming numbers. Further, by a signal from the output 4 of the control unit 9 to the first switch 5, the outputs of the first register (2) are connected to the address inputs of the RAM block 8, to the information inputs of which, through the decoder 4 of the serial numbers of the incoming numbers and the block of logic elements OR 7, the encrypted unary code is received incoming number. The procedure for writing the unary code of a number to the RAM block 8 consists of two consecutive operations: the operation of reading the contents of the cell of the RAM block 8 at the address corresponding to the current value of the number in the first register 2, into the second register 10, and the subsequent operation of simultaneously writing encrypted in a unary code the contents of the binary counter 1 of the incoming numbers and the contents of the second register 10 into one cell at the address of the contents of the first register 2. For this, from the inputs 6 and 7 of the control unit 9, the corresponding signals are sent to the input of the circulation of the RAM block 8 and the input of entering data into the second register 10. Then, to write the cumulative content of the encrypted value of the contents of the reciprocal counter 1 of incoming numbers and the contents of the second register 10, a write signal is sent to the write input of the RAM block 8 from the output 6 of the control unit 9. In this case, from the output 13 of the control unit 9 to the third output of the device, a signal of readiness to accept the next number in the first register 2 is sent. ranking numbers and issuing a result. To explain the operation of the device in the number registration mode, figure 5 shows the timing diagrams of the signals of the main blocks and nodes. The signals S1, S2 and S3 represent, respectively, the signals from the output of the clock generator 22 (figure 3), the signal setting the start-stop trigger 21 (figure 3), the signal at the direct output of the start-stop trigger 21 (figure 3) . Signals: I901-I904 correspond to the signals at the inputs of the control unit 9 (Fig. 3), and the signals O903-O913 correspond to the signals at the output of the control unit 9 (Fig. 3).

В режиме 2 устройство работает следующим образом. При подаче на вход 4 устройства сигнала об окончании ввода данных с выходов 1, 2 и 5 блока управления 9, соответственно: на счетный вход счетчика адреса 3, декрементирующий вход реверсивного счетчика поступающих чисел 1 и управляющий вход второго блока коммутатора 6 - подаются сигналы инкрементации счетчика адреса 3, декрементации счетчика поступающих чисел 1 и выдачи содержимого счетчика адреса 3 на адресные входы блока оперативной памяти 8. С выходов 6 и 7 блока управления 9 на входы блока оперативной памяти 8, второго регистра 10 подаются, соответственно, сигналы чтения содержимого блока памяти 8 и занесения его во второй регистр 10. В случае обнаружения в содержимом ячеек памяти разрядов с единичной информацией на счетный вход счетчика рангов чисел 16 посредством многовходового элемента ИЛИ 14 и второго логического элемента И 13 с выхода 12 блока управления 9 подается счетный импульс. При этом на выход 2 устройства поступает код ранга числа. Далее на управляющий сдвиговый вход второго регистра 10 и счетный вход счетчика определения порядковых номеров чисел 11 с выхода 9 блока управления 9 поступает сигнал, по которому во втором регистре 10 производится сдвиг содержимого в сторону младших разрядов, а в счетчике определения порядковых номеров чисел 11 - инкрементация его содержимого. Наличие единичного значения в младшем разряде второго регистра 10 позволяет посредством разрешающего сигнала с выхода 11 блока управления 9, первого логического элемента И 12 и третьего блока коммутации 15 подать на выход 1 устройства соответствующий двоичный код порядкового номера числа, а на выход 4 устройства - сигнал о готовности считывания с выходов 1 и 2 устройства результатов ранжирования. Сигналы сдвига и определения разряда с единичным кодом поступают до обнуления всех разрядов второго регистра 10 и подачи нулевого сигнала с выхода многовходового логического элемента ИЛИ 14 на управляющий вход 6 блока управления 9. При этом на сбросовый вход счетчика определения порядковых номеров чисел 11 с выхода 10 блока управления 9 поступает сигнал сброса содержимого счетчика. Далее процедура перебора адресов блока оперативной памяти 8 продолжается до обнуления содержимого реверсивного счетчика поступающих чисел 1. При этом с выхода младшего разряда дешифратора порядковых номеров поступающих чисел 4 на второй вход блока управления 9 поступает единичный сигнал о завершении режима ранжирования и выдачи результатов. Таким образом, на выход 2 устройства последовательно по мере возрастания значения ранга поступают все коды рангов чисел, а на выход 1 устройства – соответствующие рангам порядковые номера чисел в исходной последовательности. Для пояснения работы устройства в режиме ранжирования и выдачи результата на фигуре 6 представлены временные диаграммы сигналов основных блоков и узлов устройства. Условные обозначения сигналов аналогичны обозначениям из фиг.5. Сигналы, выделенные темным цветом, соответствуют единицам совокупного унарного кода содержимого блока памяти 8 (фиг.1). In mode 2, the device operates as follows. When a signal is applied to the input 4 of the device about the end of data input from outputs 1, 2 and 5 of the control unit 9, respectively: to the counting input of the counter of address 3, the decrementing input of the reversible counter of incoming numbers 1 and the control input of the second block of the switch 6 - counter incrementing signals are sent address 3, decrementing the counter of incoming numbers 1 and issuing the contents of the counter address 3 to the address inputs of the RAM block 8. From the outputs 6 and 7 of the control unit 9 to the inputs of the RAM block 8, the second register 10, respectively, the signals to read the contents of the memory block 8 and entering it into the second register 10. If the content of the memory cells contains bits with single information, a counting pulse is supplied to the counting input of the counter of ranks of numbers 16 by means of a multi-input OR element 14 and the second AND logical element 13 from the output 12 of the control unit 9. In this case, the output 2 of the device receives the code of the rank of the number. Further, the control shift input of the second register 10 and the counting input of the counter for determining the serial numbers of numbers 11 from the output 9 of the control unit 9 receives a signal, according to which the content in the second register 10 is shifted towards the lower bits, and in the counter for determining the serial numbers of numbers 11 - incrementation its contents. The presence of a single value in the least significant digit of the second register 10 allows, by means of an enabling signal from the output 11 of the control unit 9, the first logic element And 12 and the third switching unit 15, to supply the corresponding binary code of the serial number to the output 1 of the device, and to the output 4 of the device - a signal about readiness of reading from the outputs 1 and 2 of the device of the ranking results. The shift and bit definition signals with a single code are received before resetting all bits of the second register 10 and applying a zero signal from the output of the multi-input logic element OR 14 to the control input 6 of the control unit 9. At the same time, to the reset input of the counter for determining the serial numbers of numbers 11 from the output 10 of the block control 9 receives a signal to reset the contents of the counter. Further, the procedure for enumerating the addresses of the RAM block 8 continues until the contents of the reversible counter of incoming numbers 1 are reset. At the same time, from the output of the least significant digit of the decoder of the serial numbers of incoming numbers 4, a single signal about the completion of the ranking mode and output of results is sent to the second input of the control unit 9. Thus, output 2 of the device sequentially as the value of the rank increases, all codes of the ranks of numbers arrive, and the output 1 of the device receives the serial numbers of numbers corresponding to the ranks in the original sequence. To explain the operation of the device in the ranging mode and the output of the result, figure 6 shows the timing diagrams of the signals of the main blocks and nodes of the device. Symbols of the signals are similar to the symbols from Fig.5. The signals highlighted in dark color correspond to the units of the total unary code of the contents of the memory block 8 (figure 1).

Для пояснения принципа работы устройства приводится пример, представленный в таблице 1. To explain the principle of operation of the device, an example is given in Table 1.

Допустим, что на вход устройства поступает последовательно пять чисел. Значения чисел заданы произвольно, например: 10, 15, 6, 15 и 1. Допустим, что разрядность реверсивного счетчика 1 поступающих чисел равна, 4 при этом использован дешифратор 4 порядковых номеров поступающих чисел, имеющий 4 входа и 16 выходов. В таблице 1 в строках 4-8 представлены данные на этапе получения унарных кодов порядковых номеров чисел на выходах дешифратора 4 порядковых номеров поступающих чисел и определения адресов для записи этих кодов в блоке оперативной памяти 8 по величинам значений чисел.Let's assume that the input of the device receives five consecutive numbers. The values of the numbers are set arbitrarily, for example: 10, 15, 6, 15 and 1. Let's assume that the capacity of the reversible counter 1 of the incoming numbers is equal to 4, while the decoder 4 of the serial numbers of the incoming numbers is used, which has 4 inputs and 16 outputs. Table 1 in lines 4-8 presents data at the stage of obtaining unary codes of serial numbers of numbers at the outputs of the decoder 4 of serial numbers of incoming numbers and determining the addresses for writing these codes in the RAM block 8 by the values of the numbers.

Таблица 1 – Пример работы устройства Table 1 - Example of device operation

В строках 11-14 в колонках 3-5 представлены результаты ранжирования чисел по зарегистрированным в блоке оперативной памяти 8 кодам порядковых номеров чисел, представленным в колонках 6-21. По данным строк 11-14 видно, что ранжирование произведено в порядке увеличения значений чисел (колонка 5), значения чисел определяют адреса ячеек. Всего определено 4 ранга, причем числа с порядковыми номерами 2 и 4 имеют одинаковую величину и соответствуют рангу под номером 4. В строке 11 в колонках 19 и 17 зарегистрированы в виде единиц порядковые номера чисел 2 и 4. Lines 11-14 in columns 3-5 present the results of ranking numbers according to the codes of sequence numbers registered in the RAM block 8, presented in columns 6-21. Lines 11-14 show that the ranking is made in order of increasing number values (column 5), the number values determine the addresses of the cells. In total, 4 ranks are defined, and the numbers with serial numbers 2 and 4 have the same value and correspond to the rank number 4. In line 11, columns 19 and 17, the serial numbers of numbers 2 and 4 are registered as units.

Таким образом, предлагаемое устройство, в отличие от известного, имеет большую универсальность, оно позволяет: регистрировать, представлять номера чисел из исходной последовательности, ранжировать без потерь чисел с минимальным значением, учитывать порядок поступления и ранжирование нескольких чисел одинаковой величины. Thus, the proposed device, unlike the known one, has great versatility, it allows you to: register, represent the numbers of numbers from the original sequence, rank lossless numbers with a minimum value, take into account the order of arrival and ranking several numbers of the same size.

Достоинством предлагаемого устройства также является: высокая производительность, обусловленная тем, что процесс ранжирования осуществляется без дополнительных операций сравнения данных и поиска максимальных и минимальных значений, завершается непосредственно после чтения из блока оперативной памяти последнего ранжируемого числа без перебора всех адресов памяти устройства. The advantage of the proposed device is also: high performance, due to the fact that the ranking process is carried out without additional operations of comparing data and searching for maximum and minimum values, ends immediately after reading the last ranked number from the RAM block without enumeration of all device memory addresses.

Изобретение может быть использовано в системах распознавания образов для ранжирования образов по числовым оценкам близости их к неизвестному образу. Например, в качестве распознаваемых образов могут быть буквы алфавита, при этом ранг каждой буквы из алфавита свидетельствует о мере близости ее к распознаваемой букве. В другом примере ранг может соответствовать частоте встречаемости различных букв алфавита в тексте. В данных примерах в устройстве ранжирования чисел буква определяется по ее порядковому номеру в последовательности букв, а значение числа характеризует ранг буквы. Устройство может использовано в системах защиты информации для оперативного ранжирования рисков угроз при построении моделей угроз, а также при решении других задач, связанных с управлением рисками. The invention can be used in pattern recognition systems to rank patterns based on numerical estimates of their proximity to an unknown pattern. For example, letters of the alphabet can be used as recognizable images, and the rank of each letter from the alphabet indicates how close it is to the recognized letter. In another example, the rank may correspond to the frequency of occurrence of various letters of the alphabet in the text. In these examples, in the number ranking device, a letter is determined by its serial number in the sequence of letters, and the value of the number characterizes the rank of the letter. The device can be used in information security systems to quickly rank threat risks when building threat models, as well as in solving other tasks related to risk management.

Устройство может быть реализовано на доступной элементной базе электронных микросхем. В частности, блок памяти 6 может быть реализован на базе микросхем серии К565РУ1, а остальные блоки устройства на базе типовых микросхем серии К155. The device can be implemented on the available element base of electronic circuits. In particular, memory block 6 can be implemented on the basis of K565RU1 series microcircuits, and the rest of the device blocks on the basis of typical K155 series microcircuits.

Claims

A device for ranking numbers, containing a block of RAM, the first and second registers, the first and second switches, the address counter, the outputs of which are connected through the second switch to the address inputs of the RAM block; control unit, the outputs of which are connected to the control inputs of the address counter, the first switch, the RAM block, to the register inputs, characterized in that it additionally includes: a reversible counter of incoming numbers, a decoder of serial numbers of incoming numbers, a block of OR logic elements, a counter determining the serial numbers of numbers, the first and second logical elements AND, the multi-input logical element OR, the third switch and the counter of the ranks of numbers, and the shift register is used as the second register, the first input of the device is connected to the information inputs of the first register, the second, third and fourth inputs of the device connected respectively to the first, third and fourth inputs of the control unit, the second input of which is connected to the output of the least significant digit of the decoder of serial numbers of incoming numbers, the output of the first register is connected to the information inputs of the first switching unit, the outputs of the address counter are connected to information inputs of the second switching unit, the outputs of the first and second switching units are combined and connected to the information inputs of the RAM block, the outputs of the reversible counter of incoming numbers are connected to the inputs of the decoder of the serial numbers of the incoming numbers, the outputs of which are connected to the first inputs of the block of logic elements OR, to the second inputs which the outputs of the second register and the inputs of the multi-input OR element are connected, the outputs of the block of logical elements OR are connected to the information inputs of the RAM block, the outputs of which are connected to the information inputs of the second register, and the control inputs for recording and accessing the memory are connected, respectively, to the sixth and seventh outputs of the control unit , in which the first, second, third, fourth, fifth, eighth, ninth, tenth, eleventh, twelfth and thirteenth outputs are connected respectively to the counting input of the address counter, to the control input of the second block of switches, to the combined m the input of the first register and the incrementing input of the reversible counter of incoming numbers, to the control input of the first block of switches, to the decrementing input of the reversible counter of incoming numbers, to the input of entering the second register, to the combined control shift input of the second register and to the incrementing input of the counter for determining the ordinal number of numbers , to the control input for resetting the counter for determining the serial number of numbers, to the first input of the first logic element AND, to the second input of the second logic element AND, the second input of the first logic element AND is connected to the fifth input of the control unit and to the output of the lower information bit of the second register, the first input of the second AND element is connected to the sixth input of the control unit and to the output of the multi-input logical element OR, the output of the first logical element AND is connected to the control input of the third switch and to the fourth output of the device, the output of the second logical element AND p connected to the counting input of the counter of the ranks of numbers, the outputs of the third switch are the first outputs of the device, and the outputs of the counter of the ranks of numbers, respectively, are the second outputs of the device.