RU2022353C1

RU2022353C1 - Device for determining complement of a set

Info

Publication number: RU2022353C1
Application number: SU904858939A
Authority: RU
Inventors: С.Ж. Кишенский; А.Л. Кузьмин; А.Я. Крекер; О.Ю. Христенко
Original assignee: Московский Институт Инженеров Гражданской Авиации
Priority date: 1990-08-10
Filing date: 1990-08-10
Publication date: 1994-10-30

Abstract

FIELD: computer engineering. SUBSTANCE: device for determining complement of a set has register whose input functions as data input of device, first comparison circuit whose first and second inputs are connected, respectively, to register and counter outputs, control unit, and first analyzer unit, as well as group of AND gates, flip-flop whose output is connected to inputs of AND gate unit whose outputs function as data outputs of device; first address input of device is connected to second input of first item analyzer unit. Device is characterized in that it is provided with second item analyzer unit, OR gate, second comparison circuit, and delay element; counter output is connected to first input of second item analyzer unit whose second input is connected to second address input of device; second delay element output is connected to end-of-operation output of device and to fifth inputs of first and second analyzer units; register data input is connected to switch output; first (second) item analyzer unit has switch, storage unit, two OR gates, delay element, adder, comparison circuit, register, and AND gate. EFFECT: improved speed of response. 4 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в системах управления банками данных. The invention relates to computer technology and can be used in database management systems.

Целью изобретения является повышение быстродействия устройства. The aim of the invention is to improve the performance of the device.

Цель достигается тем, что в устройство для определения дополнения множества, содержащее регистр, вход которого является информационным входом устройства, первую схему сравнения, первый и второй входы которой соединены соответственно с выходами регистра и счетчика, счетный вход которого соединен с первым выходом блока управления, а выход - с первым входом первого блока анализа элементов и с первыми входами элементов И группы, вторые входы и выходы которых соединены соответственно с выходом триггера и с информационным выходом устройства, причем единичный вход триггера соединен с вторым выходом блока управления, первый адресный вход устройства соединен с вторым входом первого блока анализа элементов, вход пуска устройства соединен с первым входом блока управления, третий и четвертый выходы которого соединен соответственно с третьим и четвертым входами первого блока анализа элементов, введены второй блок анализа элементов, элемент ИЛИ, вторая схема сравнения и элемент задержки, при этом выход счетчика соединен с первым входом второго блока анализа элементов, второй, третий и четвертый входы которого соединены соответственно с вторым адресным входом устройства, третьим и четвертым выходами блока управления, второй вход которого соединен с пятыми входами первого, второго блоков анализа элементов, установочным входом счетчика, выходом конца работы устройства и выходом элемента задержки, вход которого соединен с выходом первой схемы сравнения, выход второй схемы сравнения соединен с третьим входом блока управления и с третьими входами элементов И группы, нулевой вход триггера соединен с выходом элемента ИЛИ, первый и второй входы которого соединены соответственно с первыми выходами первого и второго блоков анализа элементов, вторые входы и шестые выходы которых соединены соответственно с первым и вторым входами второй схемы сравнения и с первым выходом блока управления, причем первый (второй) блок анализа элементов содержит коммутатор, узел памяти, два элемента ИЛИ, элемент задержки, сумматор, схему сравнения, регистр и элемент И, выход которого является первым выходом блока анализа элементов, первый, второй, пятый и шестой входы которого являются соответственно первым входом схемы сравнения, первым информационным входом коммутатора и первым, вторым входами первого элемента ИЛИ, выход которого соединен с управляющим входом коммутатора, а через элемент задержки с первым входом второго элемента ИЛИ, второй вход и выход которого соединены соответственно с третьим (четвертым) входом анализа элементов и управляющим входом регистра, информационный вход которого соединен с выходом коммутатора, второй информационный вход которого соединен с выходом сумматора, первый вход которого соединен с входом "единица" ("минус единица") устройства, а второй - с выходом регистра, с вторым выходом блока анализа элементов и с адресным входом узла памяти, выход которого соединен с вторым входом схемы сравнения, выход которой соединен с первым входом элемента И, второй вход которого соединен с четвертым (третьим) входом блока анализа элементов. The goal is achieved by the fact that in the device for determining the complement of the set containing the register, the input of which is the information input of the device, the first comparison circuit, the first and second inputs of which are connected respectively to the outputs of the register and counter, the counting input of which is connected to the first output of the control unit, and output - with the first input of the first block analysis of elements and with the first inputs of elements AND groups, the second inputs and outputs of which are connected respectively to the output of the trigger and the information output of the device, moreover, the single input of the trigger is connected to the second output of the control unit, the first address input of the device is connected to the second input of the first block of element analysis, the input of the start of the device is connected to the first input of the control unit, the third and fourth outputs of which are connected respectively to the third and fourth inputs of the first block of element analysis , the second element analysis unit, the OR element, the second comparison circuit and the delay element are introduced, while the output of the counter is connected to the first input of the second element analysis unit, the second, third the second and fourth inputs of which are connected respectively to the second address input of the device, the third and fourth outputs of the control unit, the second input of which is connected to the fifth inputs of the first, second blocks of element analysis, the installation input of the counter, the output of the end of the device and the output of the delay element, the input of which is connected with the output of the first comparison circuit, the output of the second comparison circuit is connected to the third input of the control unit and to the third inputs of the AND elements of the group, the zero input of the trigger is connected to the output of the element LI, the first and second inputs of which are connected respectively to the first outputs of the first and second units of analysis of elements, the second inputs and sixth outputs of which are connected respectively to the first and second inputs of the second comparison circuit and the first output of the control unit, the first (second) unit of analysis of elements contains a switch, a memory node, two OR elements, a delay element, an adder, a comparison circuit, a register and an AND element, the output of which is the first output of the element analysis unit, the first, second, fifth and sixth inputs of which are respectively the first input of the comparison circuit, the first information input of the switch and the first, second inputs of the first OR element, the output of which is connected to the control input of the switch, and through the delay element with the first input of the second OR element, the second input and output of which are connected respectively to the third (fourth ) the input of element analysis and the control input of the register, the information input of which is connected to the output of the switch, the second information input of which is connected to the output of the adder, the first input of which It is connected to the unit input (minus one) of the device, and the second to the register output, to the second output of the element analysis unit and to the address input of the memory node, the output of which is connected to the second input of the comparison circuit, the output of which is connected to the first input element And, the second input of which is connected to the fourth (third) input of the block analysis of elements.

На фиг. 1 приведена структурная схема устройства для определения дополнения множества; на фиг. 2 - структурная схема блока управления; на фиг. 3 - структурная схема первого (второго) блока анализа; на фиг. 4 - временные диаграммы работы устройства. In FIG. 1 is a block diagram of a device for determining complement of a plurality; in FIG. 2 is a block diagram of a control unit; in FIG. 3 is a structural diagram of a first (second) analysis unit; in FIG. 4 - time diagrams of the operation of the device.

Устройство для определения дополнения множества (фиг. 1) содержит первый и второй блоки 1 и 2 анализа элементов, регистр 3, счетчик 4, первую и вторую схемы 5 и 6 сравнения, блок 7 управления, триггер 8, группу 9 элементов И, элемент ИЛИ 10 и элемент 11 задержки, информационный вход 12, второй и первый адресные входы 13 и 14, вход 15 пуска, третий, четвертый, второй и первый выходы 16, 17, 18 и 19 блока 7 управления, второй и третий входы 20 и 21 блока 7, причем вход 15 является первым входом блока 7, выход 22 конца работы устройства, информационные выходы 23. The device for determining the complement of the set (Fig. 1) contains the first and second blocks 1 and 2 of the element analysis, register 3, counter 4, the first and second comparison circuits 5 and 6, control unit 7, trigger 8, a group of 9 AND elements, an OR element 10 and delay element 11, information input 12, second and first address inputs 13 and 14, start input 15, third, fourth, second and first outputs 16, 17, 18 and 19 of control unit 7, second and third inputs of blocks 20 and 21 7, and input 15 is the first input of block 7, output 22 of the end of the device, information outputs 23.

Блок 7 управления (фиг. 2) содержит первый и второй элементы ИЛИ 24 и 25, первый и второй элементы 26 и 27 задержки, первый и второй триггеры 28 и 29, генератор 30 тактовых импульсов, первый и второй элементы И 31 и 32. The control unit 7 (Fig. 2) contains the first and second OR elements 24 and 25, the first and second delay elements 26 and 27, the first and second triggers 28 and 29, the clock generator 30, the first and second elements And 31 and 32.

Блок 1 (2) анализа элементов (фиг. 3) содержит коммутатор 33, регистр 34, узел 35 памяти, схему 36 сравнения, сумматор 37, первый и второй элементы ИЛИ 38 и 39, элемент 40 задержки и элемент И 41. Block 1 (2) analysis of elements (Fig. 3) contains a switch 33, a register 34, a memory node 35, a comparison circuit 36, an adder 37, the first and second elements OR 38 and 39, the delay element 40 and the element And 41.

Устройство работает следующим образом. The device operates as follows.

Пусть Р - универсальное множество, а А - множество, являющееся подмножеством Р. Тогда дополнением множества А является множество В =

, также являющееся подмножеством множества Р и содержащее элементы, не принадлежащие множеству А. Различные (возможно всевозможные) подмножества множества Р хранятся в идентичной форме в узлах 35 памяти блоков 1 и 2 анализа элементов. Элементы каждого подмножества находятся в смежных ячейках памяти узлов 35. Элементы множества Р закодированы числами от 1 до К в двоичной форме (К - число элементов универсального множества Р). Во всех случаях один и тот же элемент представлен одинаковым кодом.Let P be a universal set, and A a set that is a subset of P. Then the complement of A is the set B =

, which is also a subset of the set P and contains elements that do not belong to the set A. Various (possibly all kinds) subsets of the set P are stored in identical form in the memory nodes 35 of the

memory blocks

1 and 2 of the element analysis. Elements of each subset are located in adjacent memory cells of nodes 35. Elements of the set P are encoded in numbers from 1 to K in binary form (K is the number of elements of the universal set P). In all cases, the same element is represented by the same code.

Таким образом, в узлах 35 памяти каждое подмножество А имеет начальный и конечный адреса. По начальному адресу записывается число "О" (не являющееся элементом универсального множества Р). Thus, in memory nodes 35, each subset A has a start and end address. At the starting address, the number "O" is written (which is not an element of the universal set P).

В исходном состоянии все последовательные элементы находятся в нулевом состоянии (триггеры 8, 29 и 29). На выходах 16 и 17 имеются нулевые потенциалы. Генератор 30 не вырабатывает импульсы. Содержимое счетчика 4 нулевое, регистра 3 произвольное, ненулевое. Содержимое регистров 34 блоков 1 и 2 произвольное, но различное. Уровни сигналов с выходов схем сравнения, элементов И и ИЛИ нулевые. Коммутатор 33 при нулевом сигнале на управляющем входе соединяет свои выходы с выходами сумматора 37. Соответствующие цепи начальной установки не показаны на фигурах. In the initial state, all consecutive elements are in the zero state (triggers 8, 29 and 29). The outputs 16 and 17 have zero potentials. The generator 30 does not generate pulses. The contents of counter 4 are zero, register 3 is arbitrary, nonzero. The contents of registers 34 of blocks 1 and 2 are arbitrary, but different. The signal levels from the outputs of the comparison circuits, AND and OR elements are zero. The switch 33 at a zero signal at the control input connects its outputs to the outputs of the adder 37. The corresponding initial setup circuits are not shown in the figures.

При подготовке к работе на входе 12 устанавливается и записывается в регистр 3 число К + 1, а на входах 13 и 14 устанавливаются коды соответственно начального и конечного адресов требуемого подмножества А. In preparation for work at input 12, the number K + 1 is set and recorded in register 3, and at the inputs 13 and 14, codes of the starting and ending addresses of the required subset A are set, respectively.

Запуск устройства осуществляется подачей короткого импульса на вход 15, далее работа устройства протекает в соответствии с временными диаграммами фиг. 4. The device is started by applying a short pulse to input 15, then the operation of the device proceeds in accordance with the time diagrams of FIG. 4.

Импульс запуска поступает на элемент 26 задержки через элемент ИЛИ 24. Элемент 26 задержки имеет три выхода, сигналы на которых появляются последовательно. Импульс с первого выхода элемента 26 задержки проходит через элемент ИЛИ 25 и подтверждает (при запуске) нулевое состояние триггера 28 и триггера 29. Импульс с второго выхода 19 инкрементирует содержимое счетчика 4 (при запуске до "1"). Этот же импульс поступает в блоки 1 и 2 анализа на элементы ИЛИ 38 и осуществляет следующие операции: переключает коммутатор 33 в состояние, когда на его выходы коммутируются коды с входов 13 и 14 соответственно, проходя через элементы 40 и ИЛИ 39 (задержка выбирается достаточной для того, чтобы на входах регистра 34 установились потенциалы с выходов коммутатора 33), формирует импульс на вход синхронизации регистра 34, записывая в него код с выходов коммутатора 33 (это соответственно начальный и конечный адреса подмножества). По этим адресам анализа записаны в ячейках "О", что на выходе элемента И 41 не вызывает в начальный момент формирования сигнала, так как содержимое счетчика - нулевое. The trigger pulse is supplied to the delay element 26 through the OR element 24. The delay element 26 has three outputs, the signals at which appear sequentially. The pulse from the first output of the delay element 26 passes through the OR element 25 and confirms (at startup) the zero state of the trigger 28 and trigger 29. The pulse from the second output 19 increments the contents of counter 4 (at startup, to "1"). The same pulse enters into blocks 1 and 2 of the analysis on the OR 38 elements and performs the following operations: switches the switch 33 to the state when codes from the inputs 13 and 14 are switched to its outputs, respectively, passing through the 40 and OR 39 elements (the delay is selected sufficient for so that potentials from the outputs of the switch 33 are established at the inputs of the register 34), it generates a pulse to the synchronization input of the register 34, writing a code from the outputs of the switch 33 into it (these are, respectively, the starting and ending addresses of the subset). At these addresses, the analysis is written in cells “O”, which, at the output of the And 41 element, does not cause a signal at the initial moment, since the contents of the counter are zero.

Сигнал с третьего выхода элемента 26 (выход 18) устанавливает в единичное состояние триггеры 8 и 28. Разрешается работа генератора 30. Открывается элемент И 32. Первый тактовый импульс через элемент И 32 и с задержкой, определяемой элементом 27, переключает по счетному входу триггер 29 в единичное состояние. С выхода 17 тактовый импульс поступает на вход элемента И 41 блока 1, на выходе которого импульс не формируется из-за неравенства кодов на входах схемы 36. Этот же импульс с выхода 17 поступает на третий вход блока 2, где через элемент ИЛИ 39 осуществляет запись в регистр 34 адреса с выхода коммутатора 33, на котором (при отсутствии сигнала с элемента ИЛИ 38, что имеет место в данный момент) модифицированный код конечного адреса, сумматор 37 модифицирует адрес, декрементируя (для блока 2) или инкрементируя (для блока 1) содержимое регистра 34. Таким образом, в первом такте в регистр блока 2 записывается адрес последнего среди значащих элементов подмножества А. Значение соответствующего элемента формируется на выходах узла 35 памяти блока 2 и сравнивается на схеме 36 с содержимым счетчика 4 (первым элементом множества Р), если эти коды совпадают, на выходе "Равно" схемы 36 блока 2 формируется единичный сигнал. The signal from the third output of element 26 (output 18) sets the triggers 8 and 28 to a single state. The operation of the generator 30 is allowed. The I 32 element is opened. The first clock pulse through the And 32 element and with a delay determined by the 27 element switches the trigger 29 through the counting input in a single state. From the output 17, the clock pulse arrives at the input of the AND element 41 of block 1, the output of which does not form a pulse due to the inequality of the codes at the inputs of the circuit 36. The same pulse from the output 17 goes to the third input of the block 2, where it records through the OR element 39 to the address register 34 from the output of the switch 33, on which (in the absence of a signal from the OR element 38, which is the case at the moment), the modified code of the final address, adder 37 modifies the address by decrementing (for block 2) or incrementing (for block 1) register contents 34. Thus, in the first clock cycle, the address of the last among the significant elements of the subset A is recorded in the block 2 register. The value of the corresponding element is generated at the outputs of the memory node 35 of the block 2 and compared in circuit 36 with the contents of the counter 4 (the first element of the set P), if these codes match, the output “Equally” to circuit 36 of block 2, a single signal is generated.

Второй тактовый импульс проходит через открытый элемент И 31 и переключает триггер 29 вновь в нулевое состояние, поступает на четвертый вход блока 2 и третий вход блока 1. В этом такте в блоке 1 проводятся те же операции, что на первом такте в блоке 2 (но с инкрементированием адреса в сумматоре). Если, например, сигналы на входах схемы 36 в данном случае равны, то на ее выходе формируется сигнал (что означает, что данный элемент подмножества Р входит в состав множества А) и этот сигнал через элемент ИЛИ 10 сбрасывает в нулевое состояние триггер 8. Таким образом процесс повторяется попеременно для блоков 1 и 2. The second clock pulse passes through the open element And 31 and switches the trigger 29 back to the zero state, goes to the fourth input of block 2 and the third input of block 1. In this cycle in block 1, the same operations are performed as in the first cycle in block 2 (but with incrementing the address in the adder). If, for example, the signals at the inputs of the circuit 36 in this case are equal, then a signal is generated at its output (which means that this element of the subset P is part of the set A) and this signal, through the OR 10 element, resets trigger 8. So Thus, the process is repeated alternately for blocks 1 and 2.

В некоторый момент времени (опрос блоков 1 и 2 идет навстречу друг другу) после очередного такта работы содержимое регистров 34 обоих блоков совпадает. При этом срабатывает схема 6 сравнения и сигнал с ее выхода (означающий окончание анализа первого элемента множества Р) поступает на группу 9 элементов И. Если данный элемент множества Р содержится среди элементов подмножества А, то триггер 8 находится в нулевом состоянии и на выходах группы 9 сигналы не формируются. Если же данного элемента множества Р нет среди элементов подмножества А, то триггер 8 находится в единичном состоянии, код элемента поступает через группу 9 на выход устройства (этот элемент по определении содержится в дополнении множества А - множестве В). Сигнал со схемы 6 через элемент ИЛИ 24 поступает в элемент 26, и повторяется процесс работы устройства для следующего элемента множества Р. При этом содержимое счетчика 4 равно "2" (формируется второй элемент множества Р). Для устройства безразлично, в каком состоянии находятся к моменту начала второго этапа блоки 1 и 2, а также триггер 29 - на время формирования импульсов с выходов элемента 26 процесс анализа приостанавливается, а затем продолжается сначала для нового элемента множества Р. At some point in time (polling blocks 1 and 2 goes towards each other) after the next clock cycle, the contents of the registers 34 of both blocks coincide. In this case, the comparison circuit 6 is triggered and the signal from its output (signifying the end of the analysis of the first element of the set P) goes to the group of 9 elements I. If this element of the set P is contained among the elements of the subset A, then trigger 8 is in the zero state and at the outputs of group 9 no signals are generated. If this element of the set P is not among the elements of the subset A, then the trigger 8 is in a single state, the code of the element goes through group 9 to the output of the device (this element is by definition contained in the complement of the set A - the set B). The signal from the circuit 6 through the element OR 24 enters the element 26, and the process of the device for the next element of the set P is repeated. The contents of the counter 4 is "2" (the second element of the set P is formed). For the device, it does not matter in what state the blocks 1 and 2 are at the time the second stage begins, as well as trigger 29 — for the period of formation of pulses from the outputs of element 26, the analysis process stops and then continues first for a new element of set P.

Для каждого элемента множества Р устройство работает аналогично. For each element of the set P, the device works similarly.

По окончании К-го такта перебора элементов множества Р счетчик 4 переходит в состояние К + 1, срабатывает схема 5 сравнения. Сигнал с выхода схемы 5 проходит через элемент 11 задержки (для завершения переходных процессов, вызванных схемой 6 по окончании очередного этапа работы) и устанавливает устройство в исходное состояние: обнуляет счетчик 4, записывает в регистры блоков 1 и 2 начальный и конечный адреса элементов множества А, обнуляет триггеры 28 и 29. После этого устройство готово к новому циклу работы. At the end of the Kth cycle of enumerating the elements of the set P, the counter 4 switches to the state K + 1, the comparison circuit 5 is triggered. The signal from the output of circuit 5 passes through the delay element 11 (to complete the transients caused by circuit 6 at the end of the next stage of work) and sets the device to its initial state: it sets the counter 4 to zero, writes the initial and final addresses of the elements of the set A into the registers of blocks 1 and 2 , zeroes the triggers 28 and 29. After that, the device is ready for a new cycle of work.

Таким образом, устройство позволяет произвести определение дополнения множества приблизительно за К х М тактов работы генератора 30, что обеспечивает его высокое быстродействие, так как прототипу требуется на ту же процедуру время, вчетверо большее. Thus, the device allows determining the complement of the set for approximately K x M clock cycles of the generator 30, which ensures its high speed, since the prototype requires time for the same procedure, four times as much.

Claims

DEVICE FOR DETERMINING THE ADDITION OF A SET, containing a register, the input of which is the information input of the device, the first comparison circuit, the first and second inputs of which are connected respectively to the outputs of the register and counter, the counting input of which is connected to the first output of the control unit, and the output to the first input of the first unit analysis of elements and with the first inputs of elements AND groups, the second inputs and outputs of which are connected respectively with the output of the trigger and with the information output of the device, a single input of the trigger with is dined with the second output of the control unit, the first address input of the device is connected to the second input of the first unit of analysis of elements, the input of the start of the device is connected to the first input of the control unit, the third and fourth outputs of which are connected respectively to the third and fourth inputs of the unit of analysis of elements, characterized in that , in order to improve performance, a second element analysis unit, an OR element, a second comparison circuit and a delay element are introduced into it, and the counter output is connected to the first input of the second analysis unit, the second, tr the third and fourth inputs of which are connected respectively to the second address input of the device, the third and fourth outputs of the control unit, the second input of which is connected to the fifth inputs of the first and second blocks of element analysis, the installation input of the counter, the output of the end of the device and the output of the delay element, the input of which is connected with the output of the first comparison circuit, the output of the second comparison circuit is connected to the third input of the control unit and to the third inputs of the elements AND groups, the zero input of the trigger is connected to the output of the element OR, the first and second inputs of which are connected respectively to the first outputs of the first and second blocks of element analysis, the second outputs and sixth inputs of which are connected respectively to the first and second inputs of the second comparison circuit and the first output of the control unit, while the first (second) unit The element analysis contains a switch, a memory node, two OR elements, a delay element, an adder, a comparison circuit, a register and an AND element, the output of which is the first output of the element analysis block, the first, second, fifth and sixth inputs of which respectively, are the first input of the comparison circuit, the first information input of the switch and the first and second inputs of the first OR element, the output of which is connected to the control input of the switch, and through the delay element, with the first input of the second OR element, the second input and output of which are connected respectively to the third the (fourth) input of the element analysis unit and the control input of the register, the information input of which is connected to the output of the switch, the second information input of which is connected to the output of the adder, the second input of which is connected to the input "Unit" ("Minus one") of the device, and the second - with the output of the register, with the second output of the element analysis unit and with the address input of the memory node, the output of which is connected to the second input of the comparison circuit, the output of which is connected to the first input of the AND element, the second input of which is connected to the fourth (third) input of the element analysis unit.