SU1168965A1

SU1168965A1 - Device for tracing nodes of network area

Info

Publication number: SU1168965A1
Application number: SU843702327A
Authority: SU
Inventors: Франциск Петрович Звиргздиньш; Ян Юзефович Шлихте; Петр Иосифович Новиков
Original assignee: Рижский Ордена Трудового Красного Знамени Политехнический Институт Им.А.Я.Пельше
Priority date: 1984-02-15
Filing date: 1984-02-15
Publication date: 1985-07-23

Abstract

УСТРОЙСТВО ДЛЯ ОБХОДА УЗЛОВ СЕТОЧНОЙ ОБЛАСТИ, содержащее первый и второй счетчики, регистр, вход записи которого вл етс тактовым входом устройства, вход ввода данных которого подключен к информационным входам первого и второго счетчиков и регистра, первый и второй блоки сравнени и элемент ИЛИ, выход которого подключен к счетному входу первого счетчика, вход установки нул которого соединен с входом установки нул второго счетчика и подключен к выходу первого блока сравнени , первый вход которого соединен с выходом регистра, выход второго счетчика подключен к второму входу первого блока сравнени и к первому входу второго блока сравнени , выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с входом записи второго счетчика и с тактовым входом устройства, отличающеес тем, что, с целью повышени быстродействи , в него введены два триггера, два блока пам ти и блок формировани кода адреса узла сеточной области , выполненный в виде сумматора, выход которого вл етс выходом устройства, вход запуска которого подключен к установочным входам первого и второго триггеров, выходы которых соединены с входами записи - чтени соответственно первого и второго блоков g пам ти, выходы которых подключены соответственно к второму входу второго блока (Л сравнени и к первому входу сумматора, второй вход которого соединен с выходом второго счетчика, выход первого счетчика подключен к адресным входам первого и второго блоков пам ти, информационные входы которых вл ютс входом ввода данных устройства. 05 00 со Oi СПA DEVICE TO BYPASS THE NETWORK NODES, containing the first and second counters, a register whose recording input is the clock input of the device, the data input input of which is connected to the information inputs of the first and second counters and the register, the first and second comparison blocks and the OR element whose output connected to the counting input of the first counter, the input of the zero setting of which is connected to the input of the zero setting of the second counter and connected to the output of the first comparison block, the first input of which is connected to the output of the register the stroke of the second counter is connected to the second input of the first comparison unit and to the first input of the second comparison unit, the output of which is connected to the first input of the OR element, the second input of which is connected to the recording input of the second counter and the clock input of the device, characterized in that speed, there are two triggers, two memory blocks and a block for generating the address code of the grid area node, made in the form of an adder, the output of which is the output of the device, the start input of which is connected to the set first and second trigger inputs whose outputs are connected to write inputs — reads, respectively, of the first and second memory g blocks, whose outputs are connected respectively to the second input of the second block (L comparison and to the first input of the adder, the second input of which is connected to the output of the second counter The output of the first counter is connected to the address inputs of the first and second memory blocks, the information inputs of which are the data input input of the device. 05 00 with Oi SP

Description

Изобретение относитс к вычислительной технике и может быть использовано в системах дл решени дифференциальных уравнений в частных производных итерационным методом. Цель изобретени - повышение быстродействи устройства путем сокращени времени настройки устройства перед каждой итерацией и при съеме решени с сеточной области. На фиг. 1 показана блок-схема предлагаемого устройства; на фиг. 2 - развертка исследуемого объекта; на фиг. 3 - схема обхода развертки исследуемого объекта. На фиг. 3 прин ты следующие обозначени : Ki и К2 - координаты обхода, ШО- Ш39 - различные шаги обхода в различных зонах обхода сеточной области; кружком обозначены узлы, не относ щиес к моделируемой области, точкой - узлы моделируемой области, стрелка указывает направление обхода сеточной области, толстой сплошной линией показана граница сеточной области, внутри которой формируетс решение. Устройство содержит регистр 1, вход 2 вода данных устройства, счетчики 3 и 4, блоки 5 и 6 сравнени , элемент ИЛИ 7, тактовый вход 8 устройства, блоки 9 и 10 пам ти, блок формировани кода адреса узла сеточной области, выполненный в виде сумматора 11, выход 12 устройства, триггеры 13 и 14, вход 15 запуска устройства. Устройство работает следующим образом. По сигналу записи, поступающему с входа 8 на вход записи регистра 1, код длины массива с входа 2 записывают в регистр 1. С входа 15 запуска на вход триггера 13 поступает сигнал, устанавливающий триггер 13 и соответственно блок 9 пам ти в режим записи. По нулевому адресу, поступающему с выхода счетчика 3 на адресный вход блока 9 пам ти, в него записывают с входа 2 адрес первой зоны. Затем по счетному входу с входа 8 через элемент ИЛИ 7 содержимое счетчика 3 увеличивают на единицу и выбирают следующую чейку блока 9 пам ти. В выбранную чейку записывают адрес следующей зоны и процесс повтор етс до полной записи всех зон сеточной модели. После записи адресов зон в блок 9 пам ти счетчик 3 устанавливают в нулевое положение, триггер 13 - в режим считывани , а триггер 14 - в режим записи и осуществл ют запись информации в блок 9 пам ти. По нулевому адресу, поступающему с выхода счетчика 3 на адресный вход блока 9 пам ти, с входа 2 в выбранную чейку блока 10 пам ти записывают код шага обхода первой зоны. Затем содержимое счетчика 3 увеличивают на единицу, в следующую чейку блока 10 пам ти записывают код шага обхода следующей зоны. Процесс циклически 1 52 повтор етс до полной загрузки блока 10 пам ти. Затем триггер 14 устанавливают в режим считывани , а первый счетчик 3 - в нулевое состо ние, после чего устройство настроено и готово к обходу сеточной области . По входу записи счетчика 4 записывают код начального адреса. С выхода счетчика 4 код начального адреса поступает на первые входы блоков 5 и 6 сравнени и на первый вход сумматора П. С выхода счетчика 3 нулевой адрес поступает на адресные входы первого 9 и второго 10 блоков пам ти. По этому адресу блок 9 пам ти выдает содержимое первой выбранной чейки на второй вход блока 5 сравнени , а второй блок 10 пам ти выдает- код шага на второй вход сумматора 11. На выходе сумматора 11 формируетс код адреса начальной узловой точки сеточной области, к которой происходит обращение в виде суммы кода начального адреса, действующего на первом входе сумматора 11, и кода шага первой зоны, действующего на втором входе сумматора 11. С выхода сумматора 11 код адреса начальной узловой точки поступает на выход 12 устройства . Второй блок 6 сравнени сравнивает код начального адреса с выхода счетчика 4 с кодом длины массива с выхода регистра 1. При совпадении кодов с выхода блока 6 сравнени на установочные входы первого 3 и второго 4 счетчиков поступают сигналы, устанавливающие эти счетчики в нулевое состо ние, что означает: длина массива одно слово. Если коды не совпадают, на выходе блока 6 сравнени сигнал не по вл етс и устройство продолжает обход сеточной области. В блоке 5 сравнени сравнивают код начального адреса, действующего на первом входе, с кодом адреса первой зоны, поступающим на второй вход с выхода первого блока 9 пам ти. Если эти коды равны (происходит смена зон), то по сигналу с выхода блока 5 сравнени через элемент ИЛИ 7 содержимое первого счетчика 3 увеличивают на единицу, выбира новую зону с новым шагом обхода. Если коды не совпадают, то к текущему адресу в сумматоре 11 добавл ют тот же код шага. Содержимое второго счетчика увеличивают на единицу, устройство продолжает обход той же зоны сеточной области с прежним шагом. В каждом цикле работы при задании очередного адреса блок 5 сравнени сравнивает код текущего адреса с кодом границы зоны дл определени смены зоны, блок 6 сравнени сравнивает код текущего адреса с кодом конца массива дл определени конца массива, после чего счетчики 3 и 4 устанавливают в ноль и устройство готово к очередному обходу узлов сеточной области.The invention relates to computing and can be used in systems for solving partial differential equations by an iterative method. The purpose of the invention is to increase the speed of the device by reducing the device setup time before each iteration and when removing the solution from the grid area. FIG. 1 shows a block diagram of the proposed device; in fig. 2 - scan of the object under study; in fig. 3 is a circuit for bypassing the scan of the object under study. FIG. 3 the following notation is accepted: Ki and K2 are the bypass coordinates, SHO-Sh39 are different bypass steps in different bypass zones of the grid area; the circle indicates the nodes that are not related to the modeled area, the dot indicates the nodes of the modeled area, the arrow indicates the direction of the bypass of the grid area, a thick solid line shows the boundary of the grid area within which the solution is formed. The device contains a register 1, an input 2, water data of the device, counters 3 and 4, blocks 5 and 6 of comparison, an element OR 7, a clock input 8 of the device, blocks 9 and 10 of memory, a block forming the address code of the node of the grid area 11, the device output 12, the triggers 13 and 14, the device start input 15. The device works as follows. According to the recording signal from input 8 to input of register 1, the array length code from input 2 is written to register 1. From start input 15, input of trigger 13 receives a signal that sets trigger 13 and, accordingly, memory block 9 to write mode. At the zero address coming from the output of the counter 3 to the address input of the memory block 9, the address of the first zone is written to it from input 2. Then, at the counting input from input 8 through the element OR 7, the contents of counter 3 are incremented by one and the next cell of memory block 9 is selected. The address of the next zone is recorded in the selected cell and the process is repeated until the complete recording of all the zones of the grid model is recorded. After recording the zone addresses in memory block 9, the counter 3 is set to the zero position, trigger 13 is in read mode, and trigger 14 is in write mode and the information is recorded in memory block 9. At the zero address coming from the output of the counter 3 to the address input of the memory block 9, from the input 2 into the selected cell of the memory block 10, the code of the bypass step of the first zone is recorded. Then, the contents of counter 3 are increased by one, and the code for the bypassing step of the next zone is written to the next cell of memory block 10. The process is cyclically repeated 1 52 until the memory block 10 is fully loaded. Then, the trigger 14 is set to read mode, and the first counter 3 is in the zero state, after which the device is set up and ready to bypass the grid area. At the entry entry of the counter 4 write the code of the starting address. From the output of counter 4, the code of the initial address goes to the first inputs of blocks 5 and 6 of the comparison and to the first input of the adder P. From the output of counter 3, the zero address goes to the address inputs of the first 9 and second 10 memory blocks. At this address, the memory block 9 outputs the contents of the first selected cell to the second input of the comparison unit 5, and the second memory block 10 outputs the step code to the second input of the adder 11. At the output of the adder 11, an address code of the initial node point of the grid area is formed, to which A code address of the starting address acting on the first input of the adder 11 and the step code of the first zone acting on the second input of the adder 11 are addressed. From the output of the adder 11, the code of the address of the initial node point goes to the output 12 of the device. The second comparison unit 6 compares the initial address code from the output of counter 4 with the array length code from register output 1. If the codes from the output of comparison unit 6 match, the installation inputs of the first 3 and second 4 counters receive signals that set these counters to zero, which means: the length of the array is one word. If the codes do not match, no signal appears at the output of block 6 of the comparison, and the device continues to bypass the grid area. In block 5, the comparison compares the code of the start address acting on the first input with the code of the address of the first zone, which arrives at the second input from the output of the first memory block 9. If these codes are equal (a change of zones occurs), then by the signal from the output of the comparison unit 5 through the element OR 7, the contents of the first counter 3 are increased by one, choosing a new zone with a new bypass step. If the codes do not match, then the same step code is added to the current address in the adder 11. The contents of the second counter increase by one, the device continues to bypass the same zone of the grid area with the same step. In each cycle of operation, when setting the next address, block 5 compares the code of the current address with the code of the area border to determine the zone change, block 6 compares the code of the current address with the code of the array end to determine the end of the array, after which counters 3 and 4 are set to zero and The device is ready for the next bypass of the grid area nodes.

Claims

DEVICE FOR BYPASSING NODES OF THE NETWORK AREA, containing the first and second counters, a register, the recording input of which is a clock input of the device, the data input of which is connected to the information inputs of the first and second counters and register, the first and second comparison blocks and the OR element, the output of which is connected to the counting input of the first counter, the zero-setting input of which is connected to the zero-setting input of the second counter and connected to the output of the first comparison unit, the first input of which is connected to the register output, output W The second counter is connected to the second input of the first comparison unit and to the first input of the second comparison unit, the output of which is connected to the first input of the OR element, the second input of which is connected to the recording input of the second counter and to the clock input of the device, characterized in that, in order to improve performance , it introduced two triggers, two memory blocks and a block for generating the address code of the grid region node, made in the form of an adder, the output of which is the output of the device, the start input of which is connected to the installation inputs ervogo and second flip-flops whose outputs are connected to inputs of write - read the first and second _memory blocks, the outputs of which are connected respectively coot- SS to the second input of the second comparison unit and to the first input of the adder, a second input coupled to an output of the second counter, the output the first counter is connected to the address inputs of the first and second memory blocks, the information inputs of which are input data input device.

SU „„ 116896

FIG-1 sl>