JPS6132758B2 - - Google Patents
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- JPS6132758B2 JPS6132758B2 JP55076432A JP7643280A JPS6132758B2 JP S6132758 B2 JPS6132758 B2 JP S6132758B2 JP 55076432 A JP55076432 A JP 55076432A JP 7643280 A JP7643280 A JP 7643280A JP S6132758 B2 JPS6132758 B2 JP S6132758B2
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- JP
- Japan
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- ram
- delay
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- bit
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- 230000001934 delay Effects 0.000 claims 1
- 238000012544 monitoring process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Shift Register Type Memory (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、ランダムアクセスメモリ（以下
RAMと記す）を用いた遅延回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a random access memory (hereinafter referred to as
This invention relates to delay circuits using RAM (hereinafter referred to as RAM).
論理演算回路において演算処理を行う過程にお
いて、シフトレジスタなどの遅延回路が随所で使
用されるが、論理演算回路の回路規模の拡大に伴
い、シフトレジスタの遅延量も膨大なものが必要
である。そこで周知のとおりRAMを使用するこ
とにより遅延量の大きい遅延回路を簡単に構成で
きる。このRAMによる遅延回路はRAMのアドレ
スを読み出し時間と書き込み時間に２分割して使
用する方法である。この方法によれば、RAMを
動作させるアドレスのビツト数だけ遅延を与える
ことが可能であり、アドレスのビツト数により任
意の遅延量を選択し、様々な遅延回路が実現され
る。又この遅延回路の保守の観点からすると、自
己監視機能を備えることは、有効な一つの手段で
あり、その自己監視機能は従来から多種あるが、
ここでは入力データ列中の空き時間を利用して監
視ビツトをそう入した場合について説明を行う。 In the process of performing arithmetic processing in a logic operation circuit, delay circuits such as shift registers are used at various places, but as the circuit scale of the logic operation circuit increases, the amount of delay of the shift register is also required to be enormous. Therefore, as is well known, by using RAM, a delay circuit with a large amount of delay can be easily constructed. This RAM-based delay circuit uses a RAM address that is divided into two periods: read time and write time. According to this method, it is possible to provide a delay equal to the number of bits of the address that operates the RAM, and by selecting an arbitrary amount of delay depending on the number of bits of the address, various delay circuits can be realized. Also, from the viewpoint of maintenance of this delay circuit, providing a self-monitoring function is an effective means, and there are many types of self-monitoring functions, but
Here, we will explain the case where monitoring bits are inserted using free time in the input data string.
第１図は従来の遅延回路の一例を示し、入力端
子１から入力された入力信号をクロツク端子３か
ら供給されているクロツクによつて、RAM１０
に書き込み、読み出すという操作をしていて、入
力信号のフレーム周期とRAMアドレスの循環周
期とは同期しているため、入力信号に１フレーム
分の遅延が与えられて出力端子２より出力され
る。ここでアドレス供給回路２０はRAM１０の
アドレスを指定するもので、これは端子３からの
クロツクで動作している。 FIG. 1 shows an example of a conventional delay circuit, in which an input signal input from an input terminal 1 is clocked from a clock terminal 3 to a RAM 10.
Since the frame period of the input signal and the circulation period of the RAM address are synchronized, the input signal is output from the output terminal 2 with a delay of one frame. Here, the address supply circuit 20 specifies the address of the RAM 10, and is operated by the clock from the terminal 3.
第２図は第１図の動作を示すタイミング図であ
り、同図ａはクロツク端子３のクロツクである。
第２図ｂに示す入力信号のフレーム構成は１フー
ムを４ビツトａi，ｂi，ｃi，ｄi（ｉ＝１、２、３
…………）とし、そのうちの１ビツトｄiを監視
ビツトとしている（実際にはａi，ｂi，ｃiは300
ビツト以上で構成される）。入力信号のフレーム
周期と同図ｃのRAMアドレスの循環周期とは一
致しており、上述の様にRAMの１つのアドレス
の中で書き込み時間と読み出し時間を設けるた
め、同図ｄに示すRAMの出力としては４ビツト
分シフトしたデータが出力される。この場合入力
信号ａi，ｂi，ｃi，ｄiの各ビツトは常にRAMの
アドレス“１”、“２”、“３”、“４”に対応してお
り、監視ビツトは常に４番のアドレスに書き込ま
れ読み出されるという動作が繰り返される。従つ
て、４番のアドレスに何らかの障害が生じた時に
は監視ビツトによつて誤りの検出は可能である
が、他の“１”、“２”、“３”のアドレスに対して
はこの監視ビツトは有効性はないという欠点を持
つ。 FIG. 2 is a timing diagram showing the operation of FIG.
The frame structure of the input signal shown in FIG .
), and one bit d i is used as a monitoring bit (actually, a i , b i , c i are 300
consists of more than one bit). The frame period of the input signal and the cycle period of the RAM address shown in figure c match, and in order to provide a write time and a read time in one RAM address as described above, the RAM address shown in figure d is Data shifted by 4 bits is output as an output. In this case, each bit of the input signals a i , b i , c i , d i always corresponds to RAM addresses “1”, “2”, “3”, and “4”, and the monitoring bit always corresponds to address 4. The operation of writing to and reading from the address is repeated. Therefore, if some kind of failure occurs in address No. 4, it is possible to detect the error using the monitoring bit, but this monitoring bit cannot be used for the other addresses "1", "2", and "3". has the disadvantage of not being effective.
本発明の目的は、RAMにおいて使用される全
てのアドレスに対して監視ビツトが有効に作用す
る遅延回路を提供することにある。 An object of the present invention is to provide a delay circuit in which a monitoring bit effectively acts on all addresses used in a RAM.
第３図は本発明の実施例を示し、入力端子１か
ら入力された入力信号は第１図と同様にクロツク
端子３から供給されているクロツクによつて
RAM１０に書き込まれる。アドレス供給回路２
０はRAM１０のアドレスを指定しており、これ
も第１図と同様端子３からのクロツクで動作す
る。RAM１０に入力信号が書き込まれる際、入
力信号のフレームビツト数より、RAM１０の全
アドレス数は１つだけ少なくなるようにしている
ため、入力信号１フレームの遅延量よりも１ビツ
ト少ない遅延量の信号が出力される。ここで、
RAM１０からの出力は、クロツク端子３より供
給されているクロツクを読み出しクロツクとして
使用している。そこで１ビツトの遅延量を補うた
めに１ビツトのシフトレジスター３０によつて所
要の遅延量を作つている。従つて出力端子２から
は所要の遅延量を有する出力信号が出力される。 FIG. 3 shows an embodiment of the present invention, in which the input signal input from the input terminal 1 is clocked by the clock supplied from the clock terminal 3 as in FIG.
Written to RAM10. Address supply circuit 2
0 specifies the address of the RAM 10, which also operates with the clock from the terminal 3 as in FIG. When an input signal is written to the RAM 10, the total number of addresses in the RAM 10 is set to be one less than the number of frame bits of the input signal, so the signal is written with a delay amount of one bit less than the delay amount of one frame of the input signal. is output. here,
The output from the RAM 10 uses the clock supplied from the clock terminal 3 as a read clock. Therefore, in order to compensate for the 1-bit delay amount, a 1-bit shift register 30 is used to create the required delay amount. Therefore, the output terminal 2 outputs an output signal having the required amount of delay.
第４図は第３図の実施例の動作を示すタイミン
グ図であり、同図ｂに示す入力信号のフレーム構
成は従来の構成と同じである。同図ａはクロツク
端子３のクロツクである。 FIG. 4 is a timing diagram showing the operation of the embodiment of FIG. 3, and the frame structure of the input signal shown in FIG. 4b is the same as the conventional structure. Figure a shows the clock at the clock terminal 3.
ｄiのビツトには第２図と同様に監視信号が挿
入されていて、RAMのアドレスは同図ｃに示す
ように３ビツトで１周期になつている。まず入力
信号ａiはアドレス１に書き込まれ、次のアドレ
ス周期のアドレス“１”のところで読み出され
る。同図ｄはRAM１０の出力を示す。そのあと
でアドレス“１”には監視信号d1が書き込まれ
る。次にd2の監視信号のビツトはアドレス“２”
に書き込まれて、次のアドレス周期のアドレス
“２”で出力される。 A monitoring signal is inserted into the bits of d i in the same way as in FIG. 2, and the RAM address has three bits in one period as shown in FIG. 2c. First, the input signal a i is written to address 1 and read out at address "1" in the next address cycle. Figure d shows the output of the RAM 10. After that, the supervisory signal d 1 is written to the address "1". Next, the bit of the monitoring signal of d2 is address “2”
and is output at address "2" in the next address cycle.
このように監視信号のビツトだけに着目する
と、監視信号信号のビツトがアドレス“１”、ア
ドレス“２”、アドレス“３”、アドレス“４”と
全てのアドレスを用いて入出力されていることに
なる。従つてRAMで使用されているどのアドレ
スに機能障害が起きても、監視信号のビツトに影
響が及ぼされるため、全てのアドレスに対する監
視が可能となる。 If we focus only on the bits of the supervisory signal, we can see that the bits of the supervisory signal are input and output using all addresses: address "1", address "2", address "3", and address "4". become. Therefore, even if a functional failure occurs in any address used in the RAM, the bits of the monitoring signal will be affected, making it possible to monitor all addresses.
監視ビツトがRAMで使用される全アドレスに
対して有効となる動作は、RAMのアドレスを１
ビツト減らすことに限らず、入力信号のフレーム
に対しRAMのアドレスを減少させ、且、入力信
号のフレーム周期とRAMのアドレス周期とを非
同期になるように構成することにより、前述の動
作は実現できる。 The operation in which the monitoring bit is valid for all addresses used in RAM is to
The above operation can be achieved not only by reducing the number of bits, but also by reducing the RAM address with respect to the frame of the input signal, and by configuring the frame period of the input signal and the address period of the RAM to be asynchronous. .
本発明によれば、RAMにおいて、使用される
全てのアドレスに対して監視ビツトが有効に作用
する遅延回路が得られる。 According to the present invention, it is possible to obtain a delay circuit in which a monitoring bit effectively acts on all addresses used in a RAM.
第１図は従来の遅延回路を示すブロツク図、第
２図は第１図の回路の動作を示すタイミング図、
第３図は本発明の実施例を示すブロツク図、第４
図は第３図の回路の動作を示すタイミング図であ
る。
１……入力端子、２……出力端子、３……クロ
ツク端子、１０……RAM、２０……アドレス供
給回路、３０……１ビツトシフトレジスタ。
Figure 1 is a block diagram showing a conventional delay circuit, Figure 2 is a timing diagram showing the operation of the circuit in Figure 1,
FIG. 3 is a block diagram showing an embodiment of the present invention, and FIG.
The figure is a timing diagram showing the operation of the circuit of FIG. 3. 1...Input terminal, 2...Output terminal, 3...Clock terminal, 10...RAM, 20...Address supply circuit, 30...1-bit shift register.
Claims (1)
報信号をＮ×Ａビツト（Ｎは正の整数）だけ遅延
させる遅延回路において、Ｂビツト（ＢはＮ×Ａ
より小さい正の整数）の遅延機能をもつランダム
アクセスメモリとＮ×Ａ−Ｂビツトのシフトレジ
スタとの直列回路で構成することを特徴とする遅
延回路。1. In a delay circuit that delays an information signal whose period is A bits (A is a positive integer) by N×A bits (N is a positive integer),
1. A delay circuit comprising a series circuit of a random access memory having a delay function (smaller positive integer) and a N×A-B bit shift register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7643280A JPS573293A (en) | 1980-06-06 | 1980-06-06 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7643280A JPS573293A (en) | 1980-06-06 | 1980-06-06 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS573293A JPS573293A (en) | 1982-01-08 |
| JPS6132758B2 true JPS6132758B2 (en) | 1986-07-29 |
Family
ID=13604986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7643280A Granted JPS573293A (en) | 1980-06-06 | 1980-06-06 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS573293A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133235A (en) * | 1982-02-02 | 1983-08-08 | オムロン株式会社 | Electronic hemomanometer |
| JPS6221713U (en) * | 1985-07-25 | 1987-02-09 | ||
| JPH0769872B2 (en) * | 1986-12-24 | 1995-07-31 | 日本電気株式会社 | Memory monitoring device |
| US5580190A (en) * | 1995-04-13 | 1996-12-03 | Woody Yang | Soil-holding net |
-
1980
- 1980-06-06 JP JP7643280A patent/JPS573293A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS573293A (en) | 1982-01-08 |
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