JP3341772B1 - Semiconductor integrated circuit - Google Patents
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Abstract
【要約】
【課題】CPUに接続されている独立バスと、CPUに
接続されていない時分割バスとをインタフェース回路を
介して接続してなる半導体集積回路に関し、インタフェ
ース回路のアドレス処理部の試験時間の短縮化と、開発
費用の低減化による価格の低減化を図る。
【解決手段】インタフェース回路19から時分割バス1
6に出力されたアドレス信号を、CPU12が読出し可
能に保持することができるアドレス信号保持回路38を
設ける。Kind Code: A1 The present invention relates to a semiconductor integrated circuit in which an independent bus connected to a CPU and a time-division bus not connected to the CPU are connected via an interface circuit. And reduce costs by reducing development costs. A time division bus (1) is provided from an interface circuit (19).
6 is provided with an address signal holding circuit 38 capable of holding the address signal output to the CPU 12 in a readable manner.
Description
【0001】[0001]
【産業上の利用分野】本発明は、試験用回路を内蔵して
なる半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having a built-in test circuit.
【0002】[0002]
【従来の技術】図6は従来の半導体集積回路の一例の要
部を示す回路図であり、図6中、12は中央処理装置で
あるCPU(central processing unit)、13は独立
してなるアドレスバス14及びデータバス15からなる
独立バスである。なお、これらアドレスバス14及びデ
ータバス15はCPU12に接続されている。2. Description of the Related Art FIG. 6 is a circuit diagram showing a main part of an example of a conventional semiconductor integrated circuit. In FIG. 6, reference numeral 12 denotes a central processing unit (CPU), and reference numeral 13 denotes an independent address. It is an independent bus composed of a bus 14 and a data bus 15. The address bus 14 and the data bus 15 are connected to the CPU 12.
【0003】また、16は時分割的にアドレスバス又は
データバスとして使用される時分割バス、17は時分割
バス16に接続された周辺回路、18は時分割バス16
に接続されたRAM(random access memory)である。Further, 16 is a time division bus used as an address bus or data bus in a time division manner, 17 is a peripheral circuit connected to the time division bus 16, and 18 is a time division bus 16
(Random Access Memory) connected to the RAM.
【0004】また、19は独立バス13と時分割バス1
6とを接続するインタフェース回路であり、この例で
は、この時分割バス16は、CPU12に直接的には接
続されていない。Further, reference numeral 19 denotes an independent bus 13 and a time-division bus 1
The time division bus 16 is not directly connected to the CPU 12 in this example.
【0005】また、このインタフェース回路19におい
て、20はCPU12からアドレスバス14に出力され
た時分割バス16に割り当てられているアドレスを指定
するアドレス信号の時分割バス16への伝送に必要な処
理を行うアドレス処理部である。In the interface circuit 19, reference numeral 20 designates a process required for transmitting to the time-division bus 16 an address signal designating an address assigned to the time-division bus 16 output from the CPU 12 to the address bus 14. This is the address processing unit that performs.
【0006】また、21はCPU12からデータバス1
5に出力されたデータの時分割バス16への伝送に必要
な処理及び周辺回路17やRAM18等から時分割バス
16に出力されたデータバス15へのデータの伝送に必
要な処理を行うデータ処理部である。Further, 21 is a data bus 1 from the CPU 12.
5. Data processing for performing processing necessary for transmitting data output to the time division bus 5 to the time division bus 16 and processing required for transmission of data from the peripheral circuit 17 and the RAM 18 to the data bus 15 output to the time division bus 16 Department.
【0007】また、22はアドレス処理部20の出力端
20A又はデータ処理部21の時分割バス16側の入出
力端21Aと時分割バス16との接続を選択的に行うセ
レクタである。Reference numeral 22 denotes a selector for selectively connecting the output terminal 20A of the address processing unit 20 or the input / output terminal 21A of the data processing unit 21 on the time division bus 16 side to the time division bus 16.
【0008】図6に示す従来の半導体集積回路では、特
に、インタフェース回路19が正常に動作しなければ、
時分割バス16に接続されている周辺回路17やRAM
18等を正常に動作させることができないことから、イ
ンタフェース回路19の試験が必要とされる。In the conventional semiconductor integrated circuit shown in FIG. 6, especially when the interface circuit 19 does not operate normally,
Peripheral circuit 17 and RAM connected to time-division bus 16
The interface circuit 19 needs to be tested because it cannot operate normally.
【0009】[0009]
【発明が解決しようとする課題】インタフェース回路1
9のデータ処理部21については、例えば、RAM18
にデータを書込み、この書き込んだデータの全ビットを
正確に読み出すことができれば、正常であると判定する
ことができる。SUMMARY OF THE INVENTION Interface circuit 1
9 is, for example, the RAM 18
If all bits of the written data can be accurately read, it can be determined that the data is normal.
【0010】しかし、このように、例えば、RAM18
に対するデータの書込み、読出しを行うことにより、デ
ータ処理部21の正常動作を確認できたとしても、この
場合、CPU12から出力されたアドレス信号の内容が
アドレス処理部20において変更されていないと断定す
ることはできない。However, as described above, for example, the RAM 18
Even if the normal operation of the data processing unit 21 can be confirmed by writing and reading data to and from the CPU, in this case, it is determined that the content of the address signal output from the CPU 12 has not been changed in the address processing unit 20. It is not possible.
【0011】この点について、例えば、0000H番地
から03FFH番地までがRAM18に割り当てられて
いる場合において、アドレス処理部20に、CPU12
から出力されたアドレス信号の最下位ビットの値を
「0」から「1」に変更してしまう故障がある場合につ
いて説明する。[0011] In this regard, for example, 0000 in the case of the H address to 03FF H addresses are assigned to RAM 18, the address processing unit 20, CPU 12
A case where there is a failure that changes the value of the least significant bit of the address signal output from “0” from “0” to “1” will be described.
【0012】この場合、書込みサイクルとされ、CPU
12から0000H番地を指定するアドレス信号と、0
000H番地に書き込むべきデータDAが出力された場
合、この0000H番地を指定するアドレス信号はアド
レス処理部20で0001H番地を指定するアドレス信
号に変更され、データDAはRAM18の0001H番
地に書き込まれることになる。In this case, a write cycle is performed and the CPU
An address signal designating the 0000 H from address 12, 0
000 If the data DA is output to be written to the H address, address signal for designating the 0000 H address is changed to the address signal for designating the 0001 H street address processing unit 20, the data DA to 0001 H addresses the RAM18 Will be written.
【0013】続いて、読出しサイクルとされ、CPU1
2から0000H番地を指定するアドレス信号が出力さ
れた場合には、この0000H番地を指定するアドレス
信号は、アドレス処理部20で0001H番地を指定す
るアドレス信号に変更され、RAM18の0001H番
地に書き込まれているデータDAが読み出される。Subsequently, a read cycle is performed, and the CPU 1
When the address signal from the 2 specifies the 0000 H address is output, the address signal for designating the 0000 H address is changed to the address signal for designating the 0001 H street address processing unit 20, 0001 of the RAM 18 H The data DA written at the address is read.
【0014】このように、図6に示す従来の半導体集積
回路においては、例えば、データ処理部21がCPU1
2から出力されたアドレス信号の1ビット目の値を
「0」から「1」に変更してしまう故障がある場合、こ
れを検出することができない場合がある。As described above, in the conventional semiconductor integrated circuit shown in FIG.
If there is a failure that changes the value of the first bit of the address signal output from 2 from “0” to “1”, it may not be possible to detect this.
【0015】そこで、図6に示す従来の半導体集積回路
においては、注目するアドレス以外のアドレス、前例で
言えば、0000H番地以外の番地に異なるデータを予
め書き込んでおき、注目するアドレスの試験後、それ以
外の番地のデータが変化していないことの確認が必要と
なる。[0015] Therefore, in the conventional semiconductor integrated circuit shown in FIG. 6, the address other than the address of interest, in terms of the previous example, previously written in advance different data to the address other than the 0000 H address, after the test of the address of interest It is necessary to confirm that the data of the other addresses have not changed.
【0016】しかし、このようにする場合には、試験時
間が増大してしまうと共に、時分割バス16に接続され
る回路が異なるようなシリーズ品を製造する場合、シリ
ーズ品ごとに異なる試験パターンを作成しなければなら
ず、開発費用の増加による製品価格の上昇を招いてしま
うという問題点があった。However, in such a case, the test time is increased, and when a series of products having different circuits connected to the time division bus 16 is manufactured, a different test pattern is required for each series. It has to be created, and there has been a problem that the product price rises due to an increase in development costs.
【0017】本発明は、かかる点に鑑み、CPUに接続
されている独立バスと、CPUに接続されていない時分
割バスとをインタフェース回路を介して接続してなる半
導体集積回路であって、インタフェース回路のアドレス
処理部の試験時間の短縮化と、開発費用の低減化による
価格の低減化を図ることができるようにした半導体集積
回路を提供することを目的とする。In view of the above, the present invention is a semiconductor integrated circuit in which an independent bus connected to a CPU and a time-division bus not connected to a CPU are connected via an interface circuit. It is an object of the present invention to provide a semiconductor integrated circuit capable of shortening the test time of an address processing unit of a circuit and reducing the cost by reducing the development cost.
【0018】[0018]
【課題を解決するための手段】本発明の半導体集積回路
は、CPUと、独立してなるアドレスバス及びデータバ
スからなり、これらアドレスバス及びデータバスをCP
Uに接続してなる独立バスと、時分割的にアドレスバス
又はデータバスとして使用され、CPUに直接的には接
続されていない時分割バスと、独立バスと時分割バスと
を接続するインタフェース回路とを設けてなる半導体集
積回路において、インタフェース回路から時分割バスに
出力されたアドレス信号をCPUが読出し可能に保持す
ることができるアドレス信号保持手段を設けるというも
のである。A semiconductor integrated circuit according to the present invention comprises a CPU and an independent address bus and data bus.
U, an independent bus which is used as an address bus or a data bus in a time sharing manner and is not directly connected to the CPU, and an interface circuit which connects the independent bus and the time sharing bus. In the semiconductor integrated circuit provided with the above, an address signal holding means capable of holding an address signal output from the interface circuit to the time-division bus so that the CPU can read the address signal is provided.
【0019】[0019]
【作用】本発明においては、インタフェース回路から時
分割バスに出力されたアドレス信号をCPUが読出し可
能に保持するアドレス信号保持手段を設けるとしてい
る。According to the present invention, an address signal holding means for holding an address signal output from the interface circuit to the time-division bus so that the CPU can read the address signal is provided.
【0020】したがって、このアドレス信号保持手段に
書込みアクセスをするためのアドレス信号を、このアド
レス信号保持手段に保持させ、この保持されたアドレス
信号を読出すことで、インタフェース回路を構成するア
ドレス処理部の故障を検出することができる。Therefore, an address signal for making a write access to the address signal holding means is held in the address signal holding means, and the held address signal is read out, so that an address processing section constituting the interface circuit is provided. Can be detected.
【0021】また、本発明においては、時分割バスに接
続される回路が異なるシリーズ品を製造する場合におい
ても、シリーズ品ごとに異なる試験パターンを作成する
必要がなく、試験パターンをシリーズ品で共通化するこ
とができる。Further, according to the present invention, even when manufacturing series products in which circuits connected to the time-division bus are different, it is not necessary to create different test patterns for each series product, and the test patterns are common to the series products. Can be
【0022】[0022]
【実施例】以下、図1〜図5を参照して、本発明の第1
実施例〜第3実施例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIGS.
An embodiment to a third embodiment will be described.
【0023】(第1実施例・・図1〜図3)図1は本発
明の第1実施例の要部を示す回路図であり、本発明の第
1実施例は、時分割バス16に、インタフェース回路1
9のアドレス処理部20を試験するためのアドレス信号
保持回路38を接続し、その他については、図6に示す
従来の半導体集積回路と同様に構成したものである。FIG. 1 is a circuit diagram showing a main part of a first embodiment of the present invention. The first embodiment of the present invention , Interface circuit 1
9 is connected to an address signal holding circuit 38 for testing the address processing unit 20, and the rest is configured similarly to the conventional semiconductor integrated circuit shown in FIG.
【0024】ここに、アドレス信号保持回路38におい
て、39はアドレスデコーダ、40はラッチ回路、41
はフラグ(フラグ・レジスタ)であり、42は前段部フ
ラグ(前段部フラグ・レジスタ)、43は後段部フラグ
(後段部フラグ・レジスタ)である。Here, in the address signal holding circuit 38, 39 is an address decoder, 40 is a latch circuit, 41
Is a flag (flag register), 42 is a front stage flag (front stage flag register), and 43 is a rear stage flag (second stage flag register).
【0025】アドレスデコーダ39は、時分割バス16
上のアドレス信号をデコードして、読出し制御信号RD
及び書込み制御信号WRを出力し、ラッチ回路40の読
出し動作及び書込み動作を制御すると共に、フラグ・セ
ット信号SET及びフラグ・クリア信号CLRを出力
し、フラグ41のセット及びクリアを制御するものであ
る。The address decoder 39 is connected to the time division bus 16
The above address signal is decoded and read control signal RD
And a write control signal WR to control the read operation and the write operation of the latch circuit 40, and output a flag set signal SET and a flag clear signal CLR to control the setting and clearing of the flag 41. .
【0026】また、ラッチ回路40は、アドレスデコー
ダ39から出力される読出し制御信号RD及び書込み制
御信号WRに制御されて、保持しているアドレス信号の
時分割バス16上への出力及び時分割バス16上のアド
レス信号の保持を行うものである。The latch circuit 40 is controlled by the read control signal RD and the write control signal WR output from the address decoder 39 to output the held address signal onto the time division bus 16 and to output the time division bus. 16 for holding the address signal.
【0027】また、フラグ41は、アドレスデコーダ3
9に対して、ラッチ回路40に対する書込みの許可、不
許可を指示するものであり、前段部フラグ42と、後段
部フラグ43とは、半クロック・サイクルずれて動作す
るようにされている。The flag 41 indicates that the address decoder 3
9 instructs the latch circuit 40 to permit or prohibit the writing to the latch circuit 40. The first stage flag 42 and the second stage flag 43 operate with a shift of a half clock cycle.
【0028】また、図2は、アドレス信号保持回路38
の動作を説明するためのタイミングチャートであり、図
2(A)はクロック信号CLK、図2(B)は時分割バ
ス16の状態を示しており、「A」はアドレス信号が出
力されている状態、「D」はデータが出力されている状
態を示す。FIG. 2 shows an address signal holding circuit 38.
2A shows a clock signal CLK, FIG. 2B shows a state of the time-division bus 16, and "A" shows an address signal output. The state "D" indicates a state where data is being output.
【0029】また、図2(C)はインタフェース回路1
9から出力される読出し/書込み制御信号、図2(D)
はアドレスデコーダ39から出力される読出し制御信号
RD、図2(E)はアドレスデコーダ39から出力され
る書込み制御信号WRを示している。FIG. 2C shows the interface circuit 1.
9 read / write control signal, FIG. 2 (D)
2 shows a read control signal RD output from the address decoder 39, and FIG. 2E shows a write control signal WR output from the address decoder 39.
【0030】また、図2(F)はアドレスデコーダ39
から出力されるフラグ・クリア信号CLR、図2(G)
はアドレスデコーダ39から出力されるフラグ・セット
信号SETを示している。FIG. 2F shows an address decoder 39.
Clear signal CLR output from FIG. 2 (G)
Indicates a flag set signal SET output from the address decoder 39.
【0031】また、図2(H)は前段部フラグ42の出
力、図2(I)は後段部フラグ43の出力、図2(J)
はラッチ回路40が保持する内容を示している。FIG. 2H shows the output of the front-stage flag 42, FIG. 2I shows the output of the rear-stage flag 43, and FIG.
Indicates the contents held by the latch circuit 40.
【0032】ここに、CPU12からアドレスバス1
4、アドレス処理部20及びセレクタ22を介して時分
割バス16に対してラッチ回路40のアドレスを指定す
るアドレス信号が出力され、読出しアクセスが行われる
と、アドレスデコーダ39は、このアドレス信号をデコ
ードし、読出し制御信号RDをHレベルとして、ラッチ
回路40が保持する内容を時分割バス16に出力させ
る。Here, the address bus 1 is sent from the CPU 12.
4. An address signal designating the address of the latch circuit 40 is output to the time-division bus 16 via the address processing unit 20 and the selector 22. When a read access is performed, the address decoder 39 decodes the address signal. Then, the read control signal RD is set to the H level to output the contents held by the latch circuit 40 to the time division bus 16.
【0033】また、この場合、アドレスデコーダ39
は、フラグ・セット信号SET=Hレベルとし、フラグ
41をセットし、アドレスデコーダ39がラッチ回路4
0に対する書込みを許可できる状態にする。In this case, the address decoder 39
Sets the flag set signal SET = H level, sets the flag 41, and sets the address decoder 39 to the latch circuit 4
A state is set in which writing to 0 can be permitted.
【0034】なお、この場合、フラグ41においては、
前段部フラグ42及び後段部フラグ43は、これら前段
部フラグ42、後段部フラグ43の順に半クロック・サ
イクルずれてセットされる。In this case, in the flag 41,
The first-stage flag 42 and the second-stage flag 43 are set in the order of the first-stage flag 42 and the second-stage flag 43 with a shift of a half clock cycle.
【0035】その後、最初の書込みアクセスの際に、イ
ンタフェース回路19から時分割バス16にアドレス信
号が出力されると、アドレスデコーダ39は、書込み制
御信号WRをHレベルとし、ラッチ回路40に対して、
そのアドレス信号をラッチさせる。Thereafter, when an address signal is output from the interface circuit 19 to the time division bus 16 at the time of the first write access, the address decoder 39 sets the write control signal WR to the H level, and ,
The address signal is latched.
【0036】また、この場合には、フラグ41がクリア
され、以降、時分割バス16上のアドレス信号は、ラッ
チ回路40からデータの読出しが行われるまでは、ラッ
チ回路40にラッチされなくなる。In this case, the flag 41 is cleared, and thereafter, the address signal on the time division bus 16 is not latched by the latch circuit 40 until data is read from the latch circuit 40.
【0037】なお、この場合、フラグ41においては、
前段部フラグ42及び後段部フラグ43は、これら前段
部フラグ42、後段部フラグ43の順に半クロック・サ
イクルずれてクリアされる。In this case, in the flag 41,
The first-stage flag 42 and the second-stage flag 43 are cleared in order of the first-stage flag 42 and the second-stage flag 43 with a shift of a half clock cycle.
【0038】その後、CPU12からアドレスバス1
4、アドレス処理部20及びセレクタ22を介して時分
割バス16に対してラッチ回路40のアドレスを指定す
るアドレス信号を出力し、読出しアクセスが行われる
と、アドレスデコーダ39は、このアドレス信号をデコ
ードして、読出し制御信号RDをHレベルとして、ラッ
チ回路40が保持する内容、即ち、先にラッチしたアド
レス信号を時分割バス16に出力させる。Thereafter, the address bus 1 is sent from the CPU 12.
4. An address signal for designating the address of the latch circuit 40 is output to the time-division bus 16 via the address processing unit 20 and the selector 22, and when a read access is performed, the address decoder 39 decodes the address signal. Then, the read control signal RD is set to the H level, and the content held by the latch circuit 40, that is, the previously latched address signal is output to the time division bus 16.
【0039】また、この場合には、アドレスデコーダ3
9は、クリアされていたフラグ41をセットして、ラッ
チ回路40に対して、新たなアドレス信号をラッチ指示
可能な状態にする。In this case, the address decoder 3
9 sets the cleared flag 41 to a state where a new address signal can be instructed to be latched to the latch circuit 40.
【0040】そこで、この第1実施例においては、例え
ば、0000H番地〜7FFFH番地が時分割バス16に
割り当てられており、ラッチ回路40には00FFH番
地が割り当てられている場合には、CPU12から、例
えば、図3に示すようなアドレス信号を出力させ、アド
レス信号保持回路38のラッチ回路40に読出し動作又
は書込み動作を行わせる。[0040] Therefore, in this first embodiment, for example, 0000 H address ~7FFF H addresses are assigned to the time division bus 16, when the latch circuit 40 is assigned 00FF H street address, For example, the CPU 12 outputs an address signal as shown in FIG. 3 and causes the latch circuit 40 of the address signal holding circuit 38 to perform a read operation or a write operation.
【0041】即ち、試験時には、まず、00FFH番地
に読出しアクセスを行う。このようにすると、ラッチ回
路40の内容が読み出されると共に、フラグ・クリア信
号CLRがHレベルとされ、フラグ41がセットされ
る。[0041] That is, during the test, first, the read access to 00FF H address. Thus, the contents of the latch circuit 40 are read, the flag clear signal CLR is set to the H level, and the flag 41 is set.
【0042】次に、0001H番地に書込みアクセスを
行う。このようにすると、ラッチ回路40は、0001
H番地を指定するアドレス信号の内容を保持すると共
に、フラグ41がクリアされる。[0042] Next, the write access to the 0001 H address. By doing so, the latch circuit 40 becomes 0001
The contents of the address signal designating the address H are held, and the flag 41 is cleared.
【0043】次に、00FFH番地に読出しアクセスを
行う。このようにすると、アドレス処理部20が正常で
あるならば、ラッチ回路40から0001Hというアド
レス値がデータとして出力されると共に、フラグ41が
セットされる。[0043] Next, the read access to 00FF H address. Thus, if the address processing unit 20 is normal, the address value of 0001 H is output as data from the latch circuit 40 and the flag 41 is set.
【0044】これに対して、アドレス処理部20に故障
があり、CPU12から出力されたアドレスを変更して
しまう場合においては、ラッチ回路40は0001H以
上の値を保持しているので、0001Hというアドレス
値がデータとして出力されることはない。[0044] On the contrary, there is a fault in the address processing unit 20, in the case where thus change the address output from the CPU 12, the latch circuit 40 holds the value of more than 0001 H, 0001 H Is not output as data.
【0045】次に、7FFEH番地に書込みアクセスを
行う。このようにすると、ラッチ回路40は、7FFE
H番地を指定するアドレス信号を保持すると共に、フラ
グ41がクリアされる。[0045] Next, the write access to 7FFE H address. In this case, the latch circuit 40 is set to
While holding the address signal designating the address H , the flag 41 is cleared.
【0046】次に、00FFH番地に読出しアクセスを
行う。このようにすると、アドレス処理部20が正常で
あるならば、ラッチ回路40から7FFEHというアド
レス値がデータとして出力されると共に、フラグ41が
セットされる。[0046] Next, a read access to 00FF H address. Thus, if the address processing unit 20 is normal, the address value of 7FFE H is output as data from the latch circuit 40 and the flag 41 is set.
【0047】これに対して、アドレス処理部20に故障
があり、CPU12から出力されたアドレスを変更して
しまう場合においては、ラッチ回路40は7FFEH以
外の値を保持しているので、7FFEHというアドレス
値がデータとして出力されることはない。On the other hand, when the address processing unit 20 has a failure and changes the address output from the CPU 12, the latch circuit 40 holds a value other than 7FFE H , so that 7FFE H Is not output as data.
【0048】そこで、次に、0002H番地(書込
み)、00FFH番地(読出し)、7FFDH番地(書込
み)、00FFH番地(読出し)、0004H番地(書込
み)、00FFH番地(読出し)、7FFBH番地(書込
み)、00FFH番地(読出し)、0008H番地(書込
み)、00FFH番地(読出し)、7FF7H番地(書込
み)、00FFH番地(読出し)、0010H番地(書込
み)、00FFH番地(読出し)、7FEFH番地(書込
み)、00FFH番地(読出し)、・・・、4000H番
地(書込み)、00FFH番地(読出し)、BFFFH番
地(書込み)、00FFH番地(読出し)に対する書込
み又は読出しのアクセスを順に行う。[0048] Accordingly, next, 0002 H address (writing), 00FF H address (read), 7FFD H address (writing), 00FF H address (read), 0004 H address (writing), 00FF H address (read), 7FFB H address (write), 00FF H address (read), 0008 H address (write), 00FF H address (read), 7FF7 H address (write), 00FF H address (read), 0010 H address (write), 00FF H address (read), 7FEF H address (writing), 00FF H address (read), ···, 4000 H address (writing), 00FF H address (read), BFFF H address (writing), 00FF H address (read ) Are sequentially written or read.
【0049】このようにすることで、インタフェース回
路19のアドレス処理部20がアドレス信号の特定のビ
ットの値を「1」から「0」に変更してしまう故障があ
るか否か、又は、「0」から「1」に変更してしまう故
障があるか否かを試験することができる。By doing so, it is determined whether or not there is a failure in which the address processing unit 20 of the interface circuit 19 changes the value of a specific bit of the address signal from “1” to “0”. It is possible to test whether there is a failure that changes from “0” to “1”.
【0050】このように、この第1実施例においては、
注目するアドレス以外のアドレスに異なるデータを予め
書き込んでおくことなくアドレス処理部20の試験を行
うことができるので、インタフェース回路19のアドレ
ス処理部20の試験時間の短縮化を図ることができる。As described above, in the first embodiment,
Since the test of the address processing unit 20 can be performed without previously writing different data to addresses other than the address of interest, the test time of the address processing unit 20 of the interface circuit 19 can be reduced.
【0051】また、この第1実施例によれば、時分割バ
ス16に接続される回路が異なるシリーズ品を製造する
場合においても、シリーズ品ごとに異なる試験パターン
を作成する必要がなく、試験パターンをシリーズ品で共
通化することができるので、開発費用の低減化による価
格の低減化を図ることができる。Further, according to the first embodiment, even when manufacturing series products in which circuits connected to the time division bus 16 are different, it is not necessary to create a different test pattern for each series product. Can be shared by series products, so that the cost can be reduced by reducing the development cost.
【0052】なお、この第1実施例では、フラグ41の
セットをアドレスデコーダ39により制御するようにし
ているが、フラグ41のセットをソフトウエアにより制
御するようにしても良い。In the first embodiment, the setting of the flag 41 is controlled by the address decoder 39. However, the setting of the flag 41 may be controlled by software.
【0053】また、この第1実施例では、注目するアド
レスに対するアクセスを書込み動作により行っている
が、この代わりに、注目するアドレスに対するアクセス
を読出し動作により行うようにしても良い。In the first embodiment, the access to the target address is performed by the write operation. Alternatively, the access to the target address may be performed by the read operation.
【0054】また、この第1実施例では、独立バス13
のデータバス15のビット数と、時分割バス16のビッ
ト数とが同一の場合を前提として説明したが、この第1
実施例は、独立バス13のデータバス15のビット数が
時分割バス16のビット数よりも多い場合、例えば、独
立バス13のデータバス15が32ビットで、時分割バ
ス16が16ビットの場合においても適用することがで
きる。In the first embodiment, the independent bus 13
The description has been made on the assumption that the number of bits of the data bus 15 and the number of bits of the time-division bus 16 are the same.
In the embodiment, when the number of bits of the data bus 15 of the independent bus 13 is larger than the number of bits of the time division bus 16, for example, when the data bus 15 of the independent bus 13 is 32 bits and the time division bus 16 is 16 bits Can also be applied.
【0055】即ち、この場合には、CPU12から出力
されるべき32ビットのアドレス信号のうち、先に出力
される16ビットのアドレス信号をラッチ回路40のア
ドレスを指定する内容、前例で言えば、00FFHと
し、後から出力される16ビットの信号をラッチ回路4
0に保持させたい内容としておくことで、同様の試験を
行うことができる。That is, in this case, among the 32-bit address signals to be output from the CPU 12, the previously output 16-bit address signal is used to specify the address of the latch circuit 40. 00FF H, and the 16-bit signal output later is latched by the latch circuit 4.
A similar test can be performed by setting the content to be held at 0.
【0056】(第2実施例・・図4)図4は本発明の第
2実施例の要部を示す回路図であり、この第2実施例
は、第1実施例が設けているアドレス信号保持回路38
の代わりに、回路構成の異なるアドレス信号保持回路4
5を設け、その他については、第1実施例と同様に構成
したものである。(Second Embodiment FIG. 4) FIG. 4 is a circuit diagram showing a main part of a second embodiment of the present invention. In the second embodiment, an address signal provided in the first embodiment is provided. Holding circuit 38
Instead of the address signal holding circuit 4 having a different circuit configuration.
5 are provided, and the others are configured in the same manner as in the first embodiment.
【0057】ここに、アドレス信号保持回路45におい
て、46、47はラッチ回路であり、ラッチ回路46
は、インタフェース回路19から時分割バス16にアド
レス信号が出力された場合、これをラッチするように構
成、制御される。In the address signal holding circuit 45, reference numerals 46 and 47 denote latch circuits.
Are configured and controlled so that when an address signal is output from the interface circuit 19 to the time division bus 16, this is latched.
【0058】即ち、この第2実施例では、インタフェー
ス回路19から時分割バス16にアドレス信号が出力さ
れると、ラッチ回路46は、これをラッチし、次のサイ
クルで、ラッチ回路46の内容がラッチ回路47にラッ
チされ、その後、ラッチ回路47に読出しアクセスが行
われると、ラッチ回路47の内容が時分割バス16に出
力されると共に、ラッチ回路47を指定するアドレス信
号がラッチ回路46にラッチされる。That is, in the second embodiment, when an address signal is output from the interface circuit 19 to the time division bus 16, the latch circuit 46 latches the address signal, and in the next cycle, the contents of the latch circuit 46 are changed. When the data is latched by the latch circuit 47 and the read access is performed to the latch circuit 47, the contents of the latch circuit 47 are output to the time division bus 16 and the address signal designating the latch circuit 47 is latched by the latch circuit 46. Is done.
【0059】したがって、この第2実施例によっても、
第1実施例の場合と同様に、インタフェース回路19の
アドレス処理部20の試験時間の短縮化を図ることがで
きると共に、試験パターンを共通化することができるの
で、開発費用の低減化による価格の低減化を図ることが
できる。Therefore, according to the second embodiment,
As in the case of the first embodiment, the test time of the address processing unit 20 of the interface circuit 19 can be shortened, and the test pattern can be shared. Reduction can be achieved.
【0060】また、この第2実施例によれば、アドレス
信号保持回路45は、第1実施例が設けているアドレス
信号保持回路38よりも回路構成を単純にするものであ
るから、回路構成の簡略化を図ることができる。According to the second embodiment, the address signal holding circuit 45 has a simpler circuit configuration than the address signal holding circuit 38 provided in the first embodiment. Simplification can be achieved.
【0061】(第3実施例・・図5)図5は本発明の第
3実施例の要部を示す回路図であり、この第3実施例
は、第1実施例が設けているアドレス信号保持回路38
の代わりに、回路構成の異なるアドレス信号保持回路4
9を設け、その他については、第1実施例と同様に構成
したものである。(Third Embodiment FIG. 5) FIG. 5 is a circuit diagram showing a main part of a third embodiment of the present invention. In the third embodiment, address signals provided in the first embodiment are provided. Holding circuit 38
Instead of the address signal holding circuit 4 having a different circuit configuration.
9 are provided, and the others are configured in the same manner as in the first embodiment.
【0062】ここに、アドレス信号保持回路49におい
て、50はラッチ回路であり、このラッチ回路50は、
インタフェース回路19から時分割バス16にアドレス
信号が出力された場合、これをラッチするように構成、
制御されるものであるが、その出力端をデータバス15
に接続されている。Here, in the address signal holding circuit 49, reference numeral 50 denotes a latch circuit.
When an address signal is output from the interface circuit 19 to the time division bus 16, the address signal is latched.
The output terminal is controlled by the data bus 15.
It is connected to the.
【0063】即ち、この第3実施例では、インタフェー
ス回路19から時分割バス16にアドレス信号が出力さ
れると、ラッチ回路50は、このアドレス信号をラッチ
し、その後、その内容が独立バス13のデータバス15
に出力される。That is, in the third embodiment, when an address signal is output from the interface circuit 19 to the time-division bus 16, the latch circuit 50 latches the address signal. Data bus 15
Is output to
【0064】したがって、この第3実施例によっても、
第1実施例の場合と同様に、インタフェース回路19の
アドレス処理部20の試験時間の短縮化を図ることがで
きると共に、試験パターンを共通化することができるの
で、開発費用の低減化による価格の低減化を図ることが
できる。Therefore, according to the third embodiment,
As in the case of the first embodiment, the test time of the address processing unit 20 of the interface circuit 19 can be shortened, and the test pattern can be shared. Reduction can be achieved.
【0065】また、この第3実施例によれば、アドレス
信号保持回路49は、第2実施例が設けているアドレス
信号保持回路45よりも回路構成を単純にするものであ
るから、更に回路構成の簡略化を図ることができる。According to the third embodiment, the address signal holding circuit 49 has a simpler circuit configuration than the address signal holding circuit 45 provided in the second embodiment. Can be simplified.
【0066】[0066]
【発明の効果】本発明によれば、アドレス信号保持手段
に書込みアクセスをするためのアドレス信号を、このア
ドレス信号保持手段に保持させ、この保持されたアドレ
ス信号を読出すことで、インタフェース回路を構成する
アドレス処理部を試験することができ、注目するアドレ
ス以外のアドレスに異なるデータを予め書き込んでおく
必要がないので、インタフェース回路のアドレス処理部
の試験時間の短縮化を図ることができる。According to the present invention, an address signal for making a write access to the address signal holding means is held by the address signal holding means, and the held address signal is read, whereby the interface circuit can be implemented. The constituent address processing units can be tested, and since it is not necessary to write different data in advance to addresses other than the address of interest, the test time of the address processing unit of the interface circuit can be reduced.
【0067】また、本発明によれば、注目するアドレス
以外のアドレスに異なるデータを予め書き込んでおく必
要がないので、時分割バスに接続される回路が異なるシ
リーズ品を製造する場合においても、シリーズ品ごとに
異なる試験パターンを作成する必要がなく、試験パター
ンをシリーズ品で共通化することができ、開発費用の低
減化による価格の低減化を図ることができる。Further, according to the present invention, since it is not necessary to write different data in advance to addresses other than the address of interest, even when a series product having a different circuit connected to the time-division bus is manufactured, a series product can be manufactured. There is no need to create a different test pattern for each product, the test patterns can be shared for series products, and the cost can be reduced by reducing development costs.
【図1】本発明の第1実施例の要部を示す回路図であ
る。FIG. 1 is a circuit diagram showing a main part of a first embodiment of the present invention.
【図2】本発明の第1実施例が設けているアドレス信号
保持回路の動作を説明するためのタイミングチャートで
ある。FIG. 2 is a timing chart for explaining the operation of the address signal holding circuit provided in the first embodiment of the present invention.
【図3】本発明の第1実施例において、試験時、CPU
から出力させるアドレス信号を示す図である。FIG. 3 shows a first embodiment of the present invention;
FIG. 5 is a diagram showing an address signal output from a.
【図4】本発明の第2実施例の要部を示す回路図であ
る。FIG. 4 is a circuit diagram showing a main part of a second embodiment of the present invention.
【図5】本発明の第3実施例の要部を示す回路図であ
る。FIG. 5 is a circuit diagram showing a main part of a third embodiment of the present invention.
【図6】従来の半導体集積回路の一例の要部を示す回路
図である。FIG. 6 is a circuit diagram showing a main part of an example of a conventional semiconductor integrated circuit.
A31〜A0 アドレス D31〜D0 データ A31-A0 Address D31-D0 Data
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−57122(JP,A) 特開 平4−69756(JP,A) 実開 平2−104450(JP,U) (58)調査した分野(Int.Cl.7,DB名) G06F 11/22 330 G06F 13/00 301 G11C 11/413 ────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-4-57122 (JP, A) JP-A-4-69756 (JP, A) JP-A-2-104450 (JP, U) (58) Survey Field (Int.Cl. 7 , DB name) G06F 11/22 330 G06F 13/00 301 G11C 11/413
Claims (2)
れらアドレスバス及びデータバスを前記CPUに接続し
てなる独立バスと、 時分割的にアドレスバス又はデータバスとして使用さ
れ、前記CPUに直接的には接続されていない時分割バ
スと、 前記独立バスと前記時分割バスとを接続するインタフェ
ース回路とを設けてなる半導体集積回路において、 前記インタフェース回路から前記時分割バスに出力され
たアドレス信号を前記CPUが読出し可能に保持するこ
とができるアドレス信号保持手段を設けていることを特
徴とする半導体集積回路。1. An address bus and a data bus which are independent of each other and which are connected to the CPU and an address bus and a data bus which are independent of each other. A time-division bus that is not directly connected to the CPU; and an interface circuit that connects the independent bus and the time-division bus. A semiconductor integrated circuit comprising address signal holding means capable of holding the output address signal in a readable manner by the CPU.
フェース回路から前記時分割バスに出力されたアドレス
信号を前記独立バスのアドレスバスに読出し可能に保持
するように構成されていることを特徴とする請求項1記
載の半導体集積回路。2. The method according to claim 1, wherein said address signal holding means is configured to readably hold an address signal output from said interface circuit to said time-division bus to an address bus of said independent bus. The semiconductor integrated circuit according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002151769A JP3341772B1 (en) | 2002-05-27 | 2002-05-27 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002151769A JP3341772B1 (en) | 2002-05-27 | 2002-05-27 | Semiconductor integrated circuit |
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JP31299694A Division JP3341506B2 (en) | 1994-12-16 | 1994-12-16 | Semiconductor integrated circuit |
Publications (2)
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---|---|---|---|
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