SU888130A1 - Index device of quick fourier transform processor - Google Patents

Index device of quick fourier transform processor Download PDF

Info

Publication number
SU888130A1
SU888130A1 SU802886518A SU2886518A SU888130A1 SU 888130 A1 SU888130 A1 SU 888130A1 SU 802886518 A SU802886518 A SU 802886518A SU 2886518 A SU2886518 A SU 2886518A SU 888130 A1 SU888130 A1 SU 888130A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
address
counters
register
Prior art date
Application number
SU802886518A
Other languages
Russian (ru)
Inventor
Алексей Яковлевич Николаев
Олег Гергардович Петкау
Михаил Анатольевич Самойлов
Виктор Владимирович Успенский
Original Assignee
Предприятие П/Я Г-4173
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4173 filed Critical Предприятие П/Я Г-4173
Priority to SU802886518A priority Critical patent/SU888130A1/en
Application granted granted Critical
Publication of SU888130A1 publication Critical patent/SU888130A1/en

Links

Landscapes

  • Complex Calculations (AREA)

Description

Изобретение относится к вычислительной технике и может быть использовано в области цифровой обработки сигналов.The invention relates to computer technology and can be used in the field of digital signal processing.

Известно устройство, реализующее быстрое преобразование Фурье fl], содержащее блок формирования адреса, вклю-3 чающий счетчик адреса, дешифратор адреса и делитель частоты.A device is known that implements the fast Fourier transform fl], which contains an address generating unit, including 3 an address counter, an address decoder and a frequency divider.

Недостатком данного устройства является поочередное формирование каждого адреса, что увеличивает общее время пре-1 образования и снижает быстродействие .устройства.The disadvantage of this device is alternating formation of each address, which increases the total time of 1 pre- formation and reduces speed Devices.

Наиболее близким по технической сущности к изобретению является устройство [2], содержащее два счетчика, сдвиговый регистр, блок управления, адресный переключатель.The closest in technical essence to the invention is a device [2] containing two counters, a shift register, a control unit, an address switch.

Недостатком указанного устройства я является невысокое быстродействие, так как числа установившиеся в каждом такте итерации в счетчиках должны сохраняться там до конца процесса записи (считы2 вания) оперативного запоминающего устройства (ОЗУ).The disadvantage of this device I is low speed, since the numbers established in each iteration cycle in the counters must be maintained there until the end of the recording process (schity2 Bani) random access memory (RAM).

Целью изобретения является повышение быстродействия устройства.The aim of the invention is to improve the performance of the device.

Поставленная цель достигается тем, что в устройство, содержащее основной и дополнительный счетчики,сдвиговый регистр, блок управления, адресный переключатель, причем первый вход блока управления, тактовый вход основного и тактовый вход дополнительного счетчиков подключены к входу тактовых импульсов устройства, вход начального адреса основного и дополнительного счетчиков подключены к входу установки начального адреса устройства, первый выход блока управления подключен к управляющему входу основного и к первому управляющему ;входу дополнительного счетчиков, выход ' сдвигового регистра подключен к второму управляющему входу дополнительного счетчика и второму входу блока управления, второй выход которого подключен к первому входу сдвигового регистра, второй вход ко- .This goal is achieved by the fact that the device containing the primary and secondary counters, a shift register, a control unit, an address switch, and the first input of the control unit, the clock input of the main and the clock input of the additional counters are connected to the input of the clock pulses of the device, the input of the initial address of the main and additional counters are connected to the input setting of the starting address of the device, the first output of the control unit is connected to the control input of the main and to the first control; input to additional counters, the output of the shift register is connected to the second control input of the additional counter and the second input of the control unit, the second output of which is connected to the first input of the shift register, the second input to.

торого подключен к входу числа итераций устройства и к входу числа итераций дополнительного счетчика, выход адресного переключателя является выходом устройства, • введены два регистра и элемент задержки, при этом первый вход первого регистра подключен к выходу основного счетчика, первый вход второго регистра подключен к выходу дополнительного счетчика, второй выход блока управления подключен к входу элемента задержки, выход которого подключен к вторым входам первого и второго регистров соответственно, выход первого регистра подключен к первому входу адресного переключателя, выход второго регистра подключен к второму входу адресного переключателя.which is connected to the input of the number of iterations of the device and the input of the number of iterations of the additional counter, the output of the address switch is the output of the device, • two registers and a delay element are entered, while the first input of the first register is connected to the output of the main counter, the first input of the second register is connected to the output of the additional counter, the second output of the control unit is connected to the input of the delay element, the output of which is connected to the second inputs of the first and second registers, respectively, the output of the first register is connected n to the first input of the address switch, the output of the second register is connected to the second input of the address switch.

На чертеже представлена блок-схема индексного устройства процессора быстрого преобразования Фурье.The drawing shows a block diagram of the index device of the processor fast Fourier transform.

Устройство содержит основной счетчик 1, дополнительный счетчик 2, сдвиговый регистр 3, блок 4 управления, первуй регистр 5, второй регистр 6, адресный переключатель 7, вход 8 тактовых импульсов, вход 9 установки начального адреса, вход 10 числа итераций, элемент 11 задержки.The device contains a main counter 1, an additional counter 2, a shift register 3, a control unit 4, a first register 5, a second register 6, an address switch 7, an input of 8 clock pulses, an input 9 for setting the start address, an input 10 for the number of iterations, a delay element 11.

Индексное устройство процессора быстрого преобразования Фурье работает следующим образом.The index device of the fast Fourier transform processor operates as follows.

Перед началом работы индексного уст ройства в счетчиках 1 и 2 -фиксируется начальный адрес с входа 9f по числу итераций, задаваемому по команде, приходящей на вход 10, формируется сдвиг на счетчике 2 и при подаче на вход 8 начинается формирование кода в счетчиках 1 и 2, т.е. числа будут синхронно возрастать с постоянным сдвигом, заданным счетчиком 2. В каждом такте на выходных шинах счетчиков 1 и 2 появляются адреса ' ОЗУ очередной пары чисел. После формирования адреса числа из счетчиков переписываются в регистры 5 и 6, откуда они считываются через переключатель 7 на выход адресного устройства поочередно с регистров 5 и 6. После переписи адреса из счетчиков 1 и 2 в регистры 5 и 6 по следующему тактовому импульсу происходит формирование следующего адреса в счетчиках 1 и 2. Одновременно идет запись в ОЗУ (или считывание из ОЗУ) и в течение этих процессов адреса на регистрах 5 и 6 не меняются. К окончанию записи (считывания) в счетчиках 1 и 2 записываются адреса очередной пары чисел, которые следующим импульсом управления заносятся в ре гистры 5 и 6 и т.д. Таким образом, в одно и то же время предлагаемое устройство позволяет записывать (считывать) на и -1 пар чисел больше, чем устройство - прототип, т.е. последнее подготовляет за определенный промежуток времени и пар адресов, то предлагаемое устройство (2 к) -1) пар, что представляет существенный выигрыш по быстродействию.Before starting the operation of the index device, in counters 1 and 2, the starting address from input 9f is fixed by the number of iterations specified by the command arriving at input 10, a shift is formed on counter 2, and when fed to input 8, the code begins to be generated in counters 1 and 2 , i.e. the numbers will synchronously increase with a constant shift specified by counter 2. In each clock cycle on the output buses of the counters 1 and 2, the RAM addresses of the next pair of numbers appear. After the address is formed, the numbers from the counters are transferred to registers 5 and 6, from where they are read through switch 7 to the output of the address device alternately from registers 5 and 6. After the address is copied from the counters 1 and 2 to registers 5 and 6, the next clock pulse is generated the addresses in counters 1 and 2. At the same time, there is a write to RAM (or reading from RAM) and during these processes the addresses on registers 5 and 6 do not change. By the end of the recording (reading), in the counters 1 and 2, the addresses of the next pair of numbers are recorded, which are entered into registers 5 and 6 with the next control pulse, etc. Thus, at the same time, the proposed device allows you to write (read) and -1 pairs of numbers more than the prototype device, i.e. the latter prepares for a certain period of time and pairs of addresses, then the proposed device (2 k) -1) pairs, which represents a significant gain in speed.

Так как в течение цикла записи (считывания) ОЗУ адрес на выходе индексного устройства необходимо поддерживать постоянным, введение регистров позволяет одновременно производить запись (считывание) по уже сформированному адресу и формирование следующего адреса, в то время как в устройстве - прототипе эти два процесса осуществляются последовательно, один за другим. Это приводит к выигрышу в быстродействии в 2 раза по сравнению с прототипом.Since during the cycle of writing (reading) RAM the address at the output of the index device must be kept constant, the introduction of registers allows simultaneous recording (reading) at the already generated address and the formation of the next address, while in the prototype device, these two processes are carried out sequentially , in sequence. This leads to a gain in speed of 2 times in comparison with the prototype.

Claims (2)

Изобретение относитс  к вычислитель ной технике и может быть использовано в области цифровой обработки сигналов. Известно устройство, реализующее быстрое преобразование Фурье fl, содержащее блок формировани  адреса, вклю чающий счетчик ащэеса, дешифратор адреса и делитель частоты. Недостатком данного устройства  вл етс  поочередное формирование каждого йореса, что увеличивает общее врем  пре образовани  и снижает быстродействие .устройства. Наиболее близким по технической сущности к иаобретенито вл етс  устройство 2}, содержащее два счетчика, сдвиговый реврнстр, блок управлени , адресный переключатель . Недостатком указанного устройства  вл етс  невысокое быстродействие, так .как числа установившиес  в каждом такте итерации в счетчиках должшл сохран тьс  там до конца процесса записи (счнтывани ) оперативного запоминающего устройства (ОЗУ). Целью изобретени   вл етс  повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее основной и дополнительный счетчики сдвиговый регистр , блок управлени , адресный переключатель , причем первый вход блока управлени , тактовый юсод основного и тактовый вход дополнительного счетчиков подключены к входу тактовых импульсов устройства , вход начального адреса основного и дополнительного счетчиков подключе ны к входу установки начального адреса устройства, первый выход блока управлени  подключен к управл ющему входу основного и к первому управл ющему ;входу дополнительного счетчиков, выход сдвигового регистра подключен к второму управл ющему входу дополнительного счетчика и второму ВХОДУ блока управлени , второй выход которого подключен к первому входу сдвигового регистра, второй вход которого подключен к входу числа итераций устройства и к входу числа итераций дополнительного счетчика, выход адресного переключател   вл етс  выходом устройства, введены два регистра и элемент задержки, при этом первый вход первого регистра подключен к выходу основного счетчика, первы вход второго регистра подключен к выходу дополнительного счетчика, второй выход блока управлени  подключен к входу элемен та задержки, выход которого подключен к вторым входам первого и второго регистров соответственно, выход первого регист ра подключен к первому входу адресного переключател , выход второго регистра подключен к второму входу адресного переключател . На чертеже представлена блок-схема индексного устройства процессора быстрого преобразовани  Фурье. Устройство содержит основной счетчик 1, дополнительный счетчик 2, сдвиговый регистр 3, блок 4 управлени , первщй регистр 5, второй регистр 6, адресный переключатель 7, вход 8 тактовых импульсов , вход 9 установки начального адреса, вход 10 числа итераций, элемент 11 задержки. Индексное устройство процессора быст рого преобразовани  Фурье работает следующим образом. Перед началом работы индексного уст- ройства в счетчиках 1 и 2 фиксируетс  начальный адрес с входа 9, по числу ите раций, задаваемому по команде, приход щей на вход 10, формируетс  сдвиг на счетчике 2 и при подаче на вход 8 начинаетс  формирование кода в счетчиках 1 и 2, т.е. числа будут синхронно возрастать с посто нным сдвигом, заданным счетчиком 2. В каждом такте на выходны шинах счетчиков 1 и 2 по вл ютс  адрес ОЗУ очередной пары чисел. После формировани  адреса числа из счетчиков переписываютс  в регистры 5 и 6, откуда они считываютс  через переключатель 7 на выход адресного устройства поочередно с регистров 5 и 6. После переписи адреса из счетчиков 1 и 2 в регистры 5 и 6 по следующему тактовому импульсу происходит формирование следующего адреса в счетчиках 1 и 2. Одновременно вдет запис в ОЗУ (или считывание из ОЗУ) и в течени этих процессов адреса на регистрах 5 и 6 не мен ютс . К окончанию записи (считыва ни ) в счетчиках 1 и 2 записываютс  адре са очередной пары чисел, которые следующим импульсом управлени  занос тс  в реГистры 5 и 6 и т.д. Таким образом, в одно и то же врем  предлагаемое устройство позвол ет записывать (считывать) на и - 1 пар чисел больше, чем устройство - прототип , т.е. последнее подготовл ет за определенный промежуток времени и пар адресов, то предлагаемое устройство (2V) -1) пар, что представл ет существенный выигрыш по быстродействию. Так как в течение цикла записи (считывани ) ОЗУ адрес на выходе индексного устройства необходимо поддерживать посто нным, введение регистров позвол ет одновременно производить запись (считывание ) по уже сформированному адресу и формирование следующего адреса, в то врем  как в устройстве - прототипе эти два процесса осуществл ютс  последовательно , один за другим. Это приводит к выигрышу в быстродействии в 2 раза по сравнению с прототипом. Формула изобретени  Индексное устройство процессора быстрого преобразовани  Фурье, содержащее основной и дополнительный счетчики, сдвиговый регистр, блок управлени , адресный переключатель, причем первый вход блока управлени , тактовый вход основного и тактовый вход дополнительного счетчиков подключены к входу тактовых импульсов устройства, вход начального адреса основного и дополнительного счетчиков подключены к входу установки начального адреса устройства, первый выход блока управлени  подключен к управл ющему входу основного и к первому управл ющему входу дополнительного счетчиков, вы-ход сдвигового регистра подключен к второму управл ющему входу дополнительногю счетчика и второму входу блока управлени , второй выход которого подключен к первому входу сдвигового регистра , второй вход которого подклЕочен к входу числа итераций устройства и к входу числа итераций дополнительного счетчика , выход адресного переключател   вл етс  выходом устройства, о т л и чающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены два регистра и элемент задержки , при этом первый вход первого регистра подключен к выходу основного счетчика, первый вход второго регистра подключен к выходу дополнительного счетчика , второй выход блока управлени  подключен к входу элемента задержки, выход которого подключен к вторым входам первого и второго регистров соответственно, выход первого регистра подключен к первому вход; адресного переключател , выход второго регистра подключен к второму входу адресного переключател . 88 130 Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 480О7Э, кл. G 06 F 15/34, 1978. S The invention relates to a computing technique and can be used in the field of digital signal processing. A device is known that implements a fast Fourier transform fl, which contains an address generation unit that includes an encryption counter, an address decoder, and a frequency divider. The disadvantage of this device is the alternate formation of each Jore, which increases the total conversion time and reduces the speed of the device. The closest in technical essence to the invention is a device 2} containing two counters, a shift control, a control unit, an address switch. The disadvantage of this device is low speed, since the numbers established in each iteration cycle in the counters should remain there until the end of the process of recording (stating) the random access memory (RAM). The aim of the invention is to improve the speed of the device. The goal is achieved by the fact that the device containing the main and additional counters has a shift register, a control unit, an address switch, the first input of the control unit, the clock input of the main one and the clock input of the additional counters connected to the input of the device clock pulses The meters are connected to the input of setting the initial address of the device, the first output of the control unit is connected to the control input of the main one and to the first control input; for an additional counter, the output of the shift register is connected to the second control input of the additional counter and the second INPUT of the control unit, the second output of which is connected to the first input of the shift register, the second input of which is connected to the input of the number of iterations of the additional counter, the output address the switch is a device output, two registers and a delay element are entered, the first input of the first register is connected to the output of the main counter, the first is the input of the second The register is connected to the output of the additional counter, the second output of the control unit is connected to the input of the delay element whose output is connected to the second inputs of the first and second registers, respectively, the output of the first register is connected to the first input of the address switch, the output of the second register is connected to the second input of the address switch . The drawing shows a block diagram of the index device of the fast Fourier transform processor. The device contains a main counter 1, an additional counter 2, a shift register 3, a control block 4, a first register 5, a second register 6, an address switch 7, an input 8 clock pulses, an input 9 for setting the start address, an input 10 for the number of iterations, a delay element 11. The index device of the fast Fourier transform processor operates as follows. Before the operation of the index device, counters 1 and 2 fix the starting address at input 9, according to the number of iterations set by the command arriving at input 10, a shift is generated at counter 2 and when fed to input 8 the code is formed in the counters 1 and 2, i.e. the numbers will increase synchronously with a constant shift given by counter 2. In each clock cycle, on the output buses of counters 1 and 2, the RAM address of the next pair of numbers appears. After forming the address, the numbers from the counters are rewritten into registers 5 and 6, from where they are read through switch 7 to the output of the addressing device alternately from registers 5 and 6. After the address is rewritten from counters 1 and 2 into registers 5 and 6, the next clock pulse is formed the addresses in counters 1 and 2. At the same time, the write to RAM (or read from RAM) and during these processes the addresses on registers 5 and 6 do not change. By the end of the record (read), the counters of the next pair of numbers are recorded in the counters 1 and 2, which are entered into registers 5 and 6, etc., with the next control pulse. Thus, at the same time, the proposed device allows to write (read) to and - 1 pairs of numbers more than the device is a prototype, i.e. the latter prepares for a certain time interval and address pairs, then the proposed device (2V) -1) pairs, which represents a significant gain in speed. Since during the write (read) cycle of the RAM, the address at the output of the index device must be kept constant, the introduction of registers allows you to simultaneously write (read) the already formed address and generate the next address, while in the prototype device, these two processes performed sequentially, one after the other. This leads to a gain in speed of 2 times compared with the prototype. The invention is an index device of a fast Fourier transform processor containing a main and additional counters, a shift register, a control unit, an address switch, the first input of the control unit, the main clock input and the additional clock input of the device, the initial address of the main and The additional meters are connected to the input of the installation of the initial address of the device, the first output of the control unit is connected to the control input of the main O and to the first control input of the additional counters, the output of the shift register is connected to the second control input of the additional counter and the second input of the control unit, the second output of which is connected to the first input of the shift register, the second input of which is connected to the input of the number of device iterations and to the input of the number of iterations of the additional counter, the output of the address switch is the output of the device, so that, in order to increase the speed of the device, two registers and an element are entered into it nt delay, while the first input of the first register is connected to the output of the main counter, the first input of the second register is connected to the output of the additional counter, the second output of the control unit is connected to the input of the delay element whose output is connected to the second inputs of the first and second registers, respectively, the output of the first register connected to the first input; address switch, the output of the second register is connected to the second input of the address switch. 88 130 Sources of information taken into account in the examination 1. USSR author's certificate number 480O7E, cl. G 06 F 15/34, 1978. S 2. Авторское свидетельство СССР № 47О808, кл. Q Об F 9/20, 1977.2. USSR author's certificate № 47О808, cl. Q About F 9/20, 1977. /1/one // 8eight 1one // /V // V / / / f f 9 -а9-a
SU802886518A 1980-01-09 1980-01-09 Index device of quick fourier transform processor SU888130A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802886518A SU888130A1 (en) 1980-01-09 1980-01-09 Index device of quick fourier transform processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802886518A SU888130A1 (en) 1980-01-09 1980-01-09 Index device of quick fourier transform processor

Publications (1)

Publication Number Publication Date
SU888130A1 true SU888130A1 (en) 1981-12-07

Family

ID=20879453

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802886518A SU888130A1 (en) 1980-01-09 1980-01-09 Index device of quick fourier transform processor

Country Status (1)

Country Link
SU (1) SU888130A1 (en)

Similar Documents

Publication Publication Date Title
SU888130A1 (en) Index device of quick fourier transform processor
RU2042187C1 (en) Device for generation of uniform distribution of random integers
SU830377A1 (en) Device for determining maximum number code
SU670958A2 (en) Telemetry information processing device
SU943731A1 (en) Device for code sequence analysis
SU1315939A1 (en) Multicoordinate digital interpolator
SU1368978A2 (en) Threshold element
SU962964A1 (en) Processor
SU1310804A2 (en) Device for sorting information
SU1305667A1 (en) Multiplying device
SU860043A1 (en) Information retrival device
SU868749A1 (en) Number sorting device
SU1443141A1 (en) Generator of pseudorandom sequences
SU1168958A1 (en) Information input device
SU826350A1 (en) Address forming device
SU565326A1 (en) Constant storage
SU734767A1 (en) Controllable random event generator
SU1547076A1 (en) Parallel-to-serial code converter
SU1003151A1 (en) Storage device with information check at recording
SU940165A1 (en) Device for functional conversion of ordered number file
SU1709328A1 (en) Device for processing data structures
SU1587504A1 (en) Programmed control device
SU1160410A1 (en) Memory addressing device
SU1439741A1 (en) Code to time interval converter
SU826346A1 (en) Random pulse generator