RU1830628C

RU1830628C - Устройство обнаружени сигнала

Info

Publication number: RU1830628C
Application number: SU894741955A
Authority: RU
Inventors: Александр Михайлович Бусел; Юрий Георгиевич Паскарь
Original assignee: Донецкий Научно-Исследовательский Институт Комплексной Автоматизации
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1993-07-30

Abstract

Использование: в технике передачи дискретной информации дл обнаружени дискретных сигналов. Сущность изобретени : устройство содержит коммутатор 1, регистр сдвига 2, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3, блок управлени 4, блок пам ти 5, первый, второй счетчики 6,12. элемент НЕ 7, первый, второй элементы И 8,9, первый, второй элементы ИЛИ 10,11. После записи очередного бита входной информации в регистр сдвига блок управлени переключает коммутатор 1 и производитс быстрый циклический сдвиг информации регистра сдвига, котора одновременно побитно сравниваетс на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 3 с опорным сигналом, считываемым блоком управлени 4 с блока пам ти 5. Первый счетчик 6 подсчитывает общее количество совпавших бит в цикле анализа, второй счетчик 12 подсчитывает количество непрерывно следующих совпадающих бит в цикле анализа. Решение об обнаружении принимаетс при превышении любым из счетчиков 6, 12 установленных в них пороговых значений. Устройство обеспечивает повышение помехоустойчивости . 1 ил.

Description

Изобретение относитс к технике передачи дискретной информации и может быть использовано дл обнаружени дискретных сигналов,

Цель изобретени - повышение помехоустойчивости устройства обнаружени сигнала.

На чертеже дана структурна схема предложенного устройства.

Устройство обнаружени сигнала содержит коммутатор 1, регистр 2 сдвига, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3, блок 4 управлени , блок 5 пам ти, счетчики б и 7, элемент НЕ 8, элементы И 9 и 10, элементы ИЛИ 11 и 12.

Устройство обнаружени сигнала работает следующим образом,

Работа устройства обнаружени сигнала состоит из двух режимов, Запись бита входной последовательности в регистр 2 сдвига и сравнение кодового состо ни .ре- гистра2 сдвига с опорной последовательностью , формируемой блоком 5 пам ти . Входна последовательность через коммутатор 1 подаетс на вход регистра 2 сдвига. Каждый бит входной последовательности сопровождаетс синхронизирующим импульсом , поступающим на вход блока 4 управлени . Блок 4 управлени по поступлению синхронизирующего импульса формирует серию управл ющих сигналов и тактовых импульсов. После записи/сдвига очередного бита входной последовательности в регистр 2 сдвига по сигналу с блока 4 управлени происходит переключение коммутатора 1, при этом выход регистра 2 сдвига оказываетс соединенным с его входом. Под воздействием пачки сдвигающих им- пульсоа с блока 4 управлени , количество которых равно количеству разр дов регистра 2 сдвига, а частота следовани должна быть не менее n tV, где f частота внешних импульсов тактовой синхронизации, n длина опорной последовательности, происходит циклический сдвиг содержимого регистра 2 сдвига,

В результате на выходе регистра 2 сдвига имеет место записанна в нем последовательность бит. Эта последоаательность подаетс на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3. На второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 синхронно поступает опорна последовательность с блока 5 пам ти под воздействием серии управл ющих сигналов с блока 4 управлени . На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 формируетс результат побитного сравнени двух последовательностей - входной и опорной. Пр мые и проинвертированные элементом НЕ 8 импульсы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 поступают на входы элементов И 9 и 10, где стробируютс импульсами с блока 4 управлени . Таким образом , на выходе элемента И 9 формируютс

импульсы, соответствующие несовпадению входной и опорной последовательности, а на выходе элемента И 10 импульсы соответствующие совладению этих последовательностей , которые поступают на счетные

входы счетчиков 6 и 7. В конце каждого цикла сравнени сигналом с блока 4 управлени в счетчик б и через элемент ИЛИ 11 в счетчик 7 записываетс порогова информаци , подаваема на их входы параллельной

записи. Счетчик 6 подсчитывает общее количество совпавших бит в очередном цикле анализа, и сигнал на его выходе по вл етс при превышении установленного порогового значени . На вход предустановки счетчикз 7 через элемент ИЛИ 11 поступают также импульсы соответствующие несовпадающим элементам сравниваемых последовательностей . Таким образом счетчик 7 подсчитывает импульсы совпадени следующие подр д, При по влении несовпадающих элементов происходит установка счетчика 7 в исходное состо ние, определенное пороговым кодом, поступающим на входы параллельной записи. Выходные сигналы счетчиков б и 7 через элемент ИЛИ 12 поступают на выход устройства обнаружени сигнала.

Пороговый уровень, записываемый в счетчик 6, выбирают с точки зрени миними

зации веро тности ложной тревоги и веро тности пропуска при поиске конкретной последовательности, и он зависит от коррел ционных свойств этой последовательности . Обнаружение последовательности этим

® счетчиком происходит, если число ошибок в ней, расположенных произвольным образом , не превышает установленного порогового значени .

Пороговый уровень, записываемый в

5 счетчик 7, необходимо выбирать из услови непревышени допустимой суммарной веро тности ложной тревоги на выходе элемента ИЛИ 12. Это позвол ет обнаруживать искомую последовательность по относиQ тельно короткой безошибочно прин той ее части, при этом в последовательности может быть искажено значительно большее число бит, чем допускаетс при анализе последовательности в целом на счетчике 6.

5 Таким образом устройство обеспечивает повышение помехоустойчивости при обнаружении сигнала,

Claims

Формулаизобретени Устройство обнаружени сигнала, содержащее последовательно соединенные

коммутатор, регистр сдвига, выход которого соединен с одним из входов коммутатора, и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, другой вход которого соединен с выходом блока пам ти, адресные входы которого соедине- ны с соответствующими вы, одами блока уп- раелени , другие вы цы которого соединены соответственно управл ющим входом коммутатора, с вход1 м сдвига регистра сдвига и управл ющие входом первого счетчика импульсов, а так- .е второй счетчик импульсов, причем другоь вход коммутатора вл етс информационном входом устройства , входом синхронизации которого вл етс вход блока управлени , о т л и ч а- ю щ е е с тем, что, с целью повышени помехоустойчивости, в него введены элемент НЕ, элементы И и элементы ИЛИ, при этом выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ через последовательно соединенные

первый элемент И и первый элемент ИЛИ соединен с управл ющим входом второго счетчика импульсов, счетный вход которого и счетный вход первого счетчика импульсов соединены между собой и выходом второго элемента И, первый вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ через элемент НЕ, а вторые входы первого и второго элементов И соединены между собой и со стробирующим выходом блока управлени , третий выход которого соединен с другим входом первого элемента ИЛИ, выходы первого и второго счетчиков импульсов соединены с соответствующими входами второго элемента ИЛИ, причем управл ющие входы блока пам ти, первого и второго счетчиков импульсов вл ютс входами сигналов управлени устройства, выходом которого вл етс выход второго элемента ИЛИ.