NL8202526A - Halfgeleidersubstraat voorzien van een film uit een halfgeleidend materiaal; werkwijze voor het vervaardigen daarvan. - Google Patents

Halfgeleidersubstraat voorzien van een film uit een halfgeleidend materiaal; werkwijze voor het vervaardigen daarvan. Download PDF

Info

Publication number
NL8202526A
NL8202526A NL8202526A NL8202526A NL8202526A NL 8202526 A NL8202526 A NL 8202526A NL 8202526 A NL8202526 A NL 8202526A NL 8202526 A NL8202526 A NL 8202526A NL 8202526 A NL8202526 A NL 8202526A
Authority
NL
Netherlands
Prior art keywords
layer
monocrystalline
solid layer
film
manufacturing
Prior art date
Application number
NL8202526A
Other languages
English (en)
Other versions
NL188550C (nl
NL188550B (nl
Original Assignee
Suwa Seikosha Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP56104298A external-priority patent/JPS586121A/ja
Priority claimed from JP56116008A external-priority patent/JPS5820794A/ja
Application filed by Suwa Seikosha Kk filed Critical Suwa Seikosha Kk
Publication of NL8202526A publication Critical patent/NL8202526A/nl
Publication of NL188550B publication Critical patent/NL188550B/nl
Application granted granted Critical
Publication of NL188550C publication Critical patent/NL188550C/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02689—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using particle beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H01L21/76208—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region using auxiliary pillars in the recessed region, e.g. to form LOCOS over extended areas
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12528—Semiconductor component
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479—Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24777—Edge feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)

Description

A + i -.----1----_—_—_---- l. . - ·->- VO 3453 . Halfgeleidersubstraat voorzien van een film uit een halfgeleidend ma— teriaal? werkwijze voor het vervaardigen daarvan.
De uitvinding heeft betrekking op een halfgeleidersubstraat in het bijzonder een halfgeleidersubstraat, dat een raamgedeelte, ge-vormd in een deel van een isolerende film, op een monokristallijne half-geleiderplaat, alsmede een monokristallijne halfgeleiderfilm, gevormd 5 in het open raam gedeelte en op de isolerende film, omvat.
Onlangs is een dergelijk halfgeleidersubstraat beschreven in .
‘ , . . * ‘ i -
Appl.Phys.Lett.38(5), 1 maart 1981, welk halfgeleidersubstraat de bovenvermelde constructie heeft. . .
In de. conventionele constructie van een halfgeleidersubstraat 10 moest de isolerende film echter dun zijn om de trapsprong tussen de .- monokristallijne halfgeleiderfilm, gevormcL in het open raam· gedeelte, en genoemde film, gevormd op de isolerende film te verkleinen. In het geval, dat een halfgeleiderinrichting op genoemde monokristallijne half— , geleiderfilm wordt geconstrueerd, heeft de conventionele inrichting der-15 halve het nadeel, dat parastdsctecaEacitantie, die ontstaat tussen de halfgeleiderinrichting en het monokristallijne halfgeleidersubstraat, niet kan. worden verminderd als gevolg van de dungemaakte isolatiefilm, terwijl . wanneer de. dikte van de isolatiefilm groot wordt gekozen' om boveh ge-. noemd effekt van de parastische capacitantie te verminderen, wordt ge— 20; noemde stapsprong groot. Een dergelijke grote stapsprong veroorzaakt de-fecten, doordat een op het deel van deze stap gevormde draad gemakke— lijk breekt, wanneer een halfgeleiderinrichting op het substraat, in het . conventionele geval, wordt gevormd.
Om bovengenoemde nadeel op te heffen, beoogt de uitvinding 25 een halfgeleidersubstraat te verschaffen voor een'halfgeleiderinrichting met een hoge betrouwbaarheid, waarvan de parastische capacitantie klein is, de responsiegevoeligheid groot is en waarbij op de plaats van de stap gevormde bedrading moeilijk breekt.
Volgens de onderhavige uitvinding is het kenmerk van een basis-30 constructie om bovenstaand vermeld doel te realiseren, dat een halfgeleidersubstraat, omvattende een deel van een isolerende film-met'een open' raam op een half geleiderplaat, alsmede een halfgeleiderfilm, gevormd in het open raamdeel en op de isolerende film, zodanig is, dat het opper— vlak van de halfgeleiderfilm, gevormd in het open raamgedeelte," op nage— 35 noeg hetzelfde niveau is gevormd als het oppervlak van genoemde film op 8202526 : ; ' (. ‘ .. . -2- / ' genoemde isolatiefilm.
De uitvinding wordt aan de hand van in de figuren 1 en 2 weer-gegeven uitvoeringsvonnen nader toegelicht.
Figuur 1 toont een werkwijze voor het vervaardigen van een 5 halfgeleidersubstraat volgens de uLtvinding, waarbij elk plaatje een aan-zicht in doorsnede van de halfgeleider in de loop van de vervaardiging toont. In figuur 1 toont plaatje (a} de vorming van. een SiO^ film met' een. dikte van 0,S^m op een oppervlak van een monokristallijn halfge-' • leidersubstraat. 1 (Si enz.) , terwijl verder een SigN^ film op genoemde ’ " * t 10 SiOg film is· gevormd door de chemische dampafzettingsmethode..' Genoemde-SiOg film, en SigN^ film, uitgezonderd de delen,. die gevormd zi'jn op eeh' -gedeelte, dat het open ream zal uitmaken, worden verwijderd deor een fotoetsmethode, waarbij alleen SiGg film 2 en SigN^ film 3 achterblijven,.
; Daama wordt het monokristallijne halfgeleidersubstraat 1 geetst over' 15 ongeveer l^um door middel van anisotroop etsen, waarbij een KOH oplossing wordt gebruikt. Zoals getoond· in figuur 1, plaatje (bl, worden' op dat moment genoemde S'iOg film 2 en SigN^ film 3 als masker' gebruikt, waarbij een groef 4 wordt gevormd. In figuur 1.,. plaatje "(c),. wordt eeh isolatie— film 5, bijv. een SiOg film, gevormd. op nagenoeg'hetzelfde niveau als 20- het oppervlak van substraat 1, door thermische oxydatie, waarbij genoemde SiOg film 2 en SigN^ film 3 als masker worden gebruikt, waama genoemde SiOg film 2 en genoemde SigN^ film 3 worden verwijderd. m figuur 1, plaatje (d), wordt een siliciumfilm δ met een dikte van 0,5yum in een polykrist alii jne of amorfe toestand gevormd op het oppervlak van genoemd 25 substraat, door middel van een chemische dampafzettingsmethode enz. Ener-giebundels 8, bijv. warmtestraling of lichtstraling, worden op het oppervlak van de siliciumfilm geleid,. terwijl het substraat 1 wordt verwarmd tot op een temperatuur van ongeveer 1200°C vanaf het oppervlak, waardoor genoemde siliciumfilm 6 smelt. Daama wordt in figuur 1, plaatje (el 30 een monokristallijnehalfgeleider 7 gevormd, door genoemde siliciumfilm 6 te koelen.
Figuur· 2 toont een andere uitvoeringsvorm van een werkwijze voor het vervaardigen van een halfgeleidersubstraat volgens de uitvinding, waarbij wederom elk plaatje een aanzi'cht in doorsnede van de halfgeleider 35 in de loop van de vervaardigingswerkwijze' toont. Γη figuur2, plaatje TaX wordt een isolatiefilm 12 (SiOg enz.) met een dikte van lyum gevormd, op een monokristallijne halfgeleidersubstraat 11 (Si enz.I door thermi- .....82Τ2 5 2 Γ....... ; t * ' > . ' ' « i ,. i * -3- · , / sche oxydatie, waama een deel van de isolatiefilm door fotoetsen wordt geopend. Vervolgens wordt, zoals in figuur 2, plaatje (bl wordt getoond, , een eerste monokristallijne halfgeleiderfilm- 13 ingebed' in hetopen raam— : gedeelte door middel van een epi taxi ale, methods. In dit- geval moethet S oppervlak van genoemde ingebedde monokristallijne halfgeleiderfilm 13 nagenoeg hetzelfde niveau hebben als het oppervlak van .de isolatiefilm' 12. In figuur 2, plaatje Cc] wordt een siliciumfilm 14- met' een' dikte. van Q,5,um in polykristallijne of amorfe toestand gevormd op het oppervlak :.
, van genoemd substraat door middel van een’ cheinische darapafzettingsmethode 10 enz. Een energiebundel 8, bijv. warmtestraling of lichtstraling, wordt . op het oppervlak van de siliciumfilm geleid, terwijl het' substraat 11' \ wordt verhit tot op een temperatuur van ongeveer 1200°C vanaf. het" opper— vlakr waardoor genoemde siliciumfilm 14' smelt. Daama wordt in figuur'2r': ’ plaatje (dl monokristallijne halfgeleider 15- gevormd door genoemde 15. siliciumfilm. 14' te koelen.
Volgens de uitvinding, welke een halfgeleidersubstraat ver— schaft, omvattende een isolatiefilm, waarvan een . deel . een 'open' raam -yormt op het halfgeleidersubstraat, eh een half geleiderfilm >. gevormd in het' · . open raam gedeelte en op: de- isolatiefilm·,. is een'.helangrijk voordeel', 20 dat de parastische capacitantie tussen bovengenoemde halfgeleidersubstraat en de halfgelei'derinrichting kan warden verminderd als gevblg -van de dikke isolatiefilm, wanneer de halfgeleiderinrichting op genoemd sub— straat wordt gevormd. Vervolgens heeft de halfgeleiderinrichting de eigenschap van een responsie -met hoge gevbeligheid. BOvendien is het : 25 nogal lastig om de bedrading van de halfgeleiderinrichting tefplaatse · van de stapsprong van het open raamgedeelte te breken'vanwege de vlakheid van het halfgeleidersubstraat. Derhalve kan aldus een halfgeleiderinrich— ting met hoge betrouwbaarheid en' hoge bphrengst worden verschaf t., . De uitvinding verschaft tevens . een werkwijze'voor het vervaar— 30 digen van een monokristallijne laag en in het' bijzonder een werkwijze voor het vervaardigen van een Si monokristallijne laag op een isolator ' en een werkwijze voor het. vervaardigen van eeh monokristallijne halfge—' leiderlaag op een isolator.
Volgens een conventionele werkwijze voor het vervaardigen 35 van een monokristallijne halfgeleiderlaag op eeh isolator, wordt eeh SI halfgeleiderlaag gevbrmd op een monokristallijn saffiersuhstraat,.dat ' algemeen aangeduid wordt als SOS(silic±um op saffieri door middel' van eeh 8202526------------------------- Γ ; : - -4-
I >. * _ I
/ * ' epitaxiale methode.
In de bovenvermelde conventionale technisch is er.echter.geen' kristaloppervlak, waar de roosterconstante van het substraat nit mono-kristalli.jn saffier overeenstemt met de roosterconstante van de daarop 5 gegroeide monokristallijne Si laag, en het verschii in roostercohstanten bedraagt tenminste verschillende procenten, zelfs in debeste toestand, zodat een groot aaiital kristalfouten in de monokristallijne· Si laag kan. worden aangetroffen.
' /· /.-/Qmdat hefc bovengenoemde. saffiersiibstraat dour is/is verder' i.
10 het praktisch gebruik daarvan beperkt, ondanks een grote behoefte aan de » / vervaardiging van halfgeleiderinrichtingen met hoge gevoeligheid onder gebruikmaking van· een monokristallijne halfgeleiderlaag op een dergelijke isolator- v ' · .
De uitvinding beoogt deze nadelen op te heffenen een halfge~ 15 leidersubstraat te verschaffen voor een halfgeleiderinrichting met hoge gevoeligheid, waarbij een monokristallijne halfgeleiderlaag'op.eeh isolator wordt gevormd, welke inrichting goedkoop is en‘weinig kristalfou— ten heeft.
t Volgens de uitvinding is het kenmerk van de basisconstructie- 20 voor het realiseren van bovenstaand doel als volgt: de monokristallijne laag omvat een eerste vaste laag, een ent voor het groeien van een eeh-kristai, dat aangebracht is op een deel van de eerste vaste laag, en een' tweede vaste laag in polykristallijne of amorfe toestand, die tenminste in contact staat met de ent voor het groeien van het' eeh-kristal en de ' 25 eerste vaste laag bedekt? de tweede vaste laag wordt in een monokristallijne toestand. omgezet door de temperatuur van de eerste vaste laag op een lets lagere waarde te houden dan het smeltpunt van de tweede vaste laag, een energiebundel, zoals een elektronenbundel'of een' lichtbundei te. leiden naar de tweede vaste laag, af te tasten met .de energiebundel 30 vanaf een contactpunt van de ent voor het groeien van het een-kristal uit de tweede vaste laag door de gehele vaste tweede laag.heen, en'hat smelten en koelen van de vaste laag te herhalen door het aftasten met de energiebundel.
Deze werkwijze volgens de uitvinding zal onderstaand worden 35 taEgelicht aan de hand van de in de figuren 3 en 4 .weergegeven uitvoerings-vormen.
— Figuur 3 toont een uitvoeringsvorm van de uitvinding schematisch, waarin met verwijzingscijfer 1 een koolstofverhitter is aangegeven die 8202526 \ • ‘ -5— · ’ ; [ ’ , door elektrische verwarming op een temperatuur yan 12Q0 tot 1300°C - wordt gehouden. Op de koolstofverhitter'wordt een monster gebracht. Het' grootste deel van. het Si substraat 2 van het monster wordt bedekt met. · een isolatielaag 3, die een uit een laag bestaande ' structuur, gevormd 5 uit een SiO^ laag of een Si^N^ laag, kan hebben, of een uit twee lagen' bestaande structuur, gevormd uit een SiO^, laag en' een Si^N·^ laag kan hebben► Een deel van. de isolatielaag 3 wordt geopend door etsen om het : . onderliggende Si substraat bloot te leggen. Het blootgelegde deel·’ van _ i het Si substraat wordt. gemaakt tot het-'deel van ent 4 voor .het groeien ' i . " ' ' ' i . - 10 van een..een-kristal Si, Polykristallijne Si laag 5 wordt gercrmd op het . oppervlak. door middel.van een chemische dampafzettingsmethode , 'Een'ener-giebundel 6,. zoals elektronenstraling of laserstraling, wordt lineair in de x-richting gestraald naar een deel van de ent am een eeh-kristai 4 te groeien uit de polykristallijne Si laag 5 en wordt in de y-rich— 15 ting bewogen, terwijl de polykristallijne Si laag 5 gedeeltelijk bij on— . geveer M00°C smelt, zodat het deel 7 daar waar gesmolten' polykristallijn Si in monokristallijne toestand wordt omgezet. tijdens het afkoelings- ' ' proces, continu groeit in de y—richting en de polykristallijne Si laag 5-volledig een mono-kristallijne Si laag wordt,. . .
20 Met betrekking tot het in de proef gebruikte substraat,. kan de. volgende structuur· in beschouwing worden genomen: monokristallijn Si (verwijzingscijfer 12, zie figuur. 4), dat een ent wordt voor het groeien van een een-kristal,. wordt aangebracht op of in het oppervlak van het substraat, dat gevormd is uit een materiaal, zoals kwartsglas 25 of keramisch materiaal; het Si een-kristal 12 wordt aaahet substraat ge— hecht door gebruik te maken van een glasbekleding, of door een chemische ' dampafzettingspolykristallijne Si laag 13 te gebruiken bij het voxmen van de polykristallijne Si laag 13 in de chemische dampafzettingsmethode; en- door chemische dampafzetting wordt. daarop eeh SiC^ deklaag 14' aange-30 bracht.
Een voordeel van de uitvinding is, dat er geen kristalfouten optreden, omdat monokristallijn silicium op de isolator uitmondt in het volledige monokristallijne silicium, dat de perfekte kristalstructuur van de ent voor het groeien behoudt. Bovendien kan het substraat, ver— 35 kregen met de vervaardigingsmethode volgens de uitvinding·, goedkoop zijn ten opzichte van een saffiersubstraat, en is het.geschikt voor de ver— — vaardiging van een halfgeleiderinrichting met hoge gevoeligheid, 8Τ(Γ2 50 f f Y - , # ! ; ' -6- ! I 1 !
Met betrekking tot de figuren wordt samenvattend opgemerkt, dat de figuur 1 (a) tot (e) aanzichten in doorsneden toont van een ' vervaardigingswerkwij ze, waarmede het doel van de idtvinding wordt gerealiseerd, figuur 2 (a) tot (dl aanzichten in doorsneden toont van 5; een andere vervaardigingswerkwijze volgens de uitvinding-voor het rea~ liseren van het doel van de uitvinding; figuur 3. een uitvoeringsvorm van de uitvinding schematise!! . weergeeft; het figuur 4 een aanzicht in dborsnede van een' ander voor— • beeld van.de structuur van het in de proef gebruikte suhstraat toont. ; 10 In de figuren 3 en 4 hebben de symbolen de volgende-betekenissen; .
· r I :.. koolstofverhitter * i 2" . - .. Si substraat > j • 3V 14 , isolatielaag j'.-.
. 12 ' ent voor het groeien van een een-kristal 1 15 5,. 13 polykristallijne Si laag 6 energiebundel .
7 ^ een-kristallijne Si laag , : * II isolatiesubstraat.
' S \ - ’ t • / / t 8202526 ;

Claims (3)

  1. 2. Werkwijze voor het vervaardigen van een monokristallijne laag, omvattende een eerste vaste laag, een ent voor het groeien van -10 een een-kristal, dat zich bevindt op een deel van genoemde eerste vaste laag alsmede een tweede vaste laag in. polykristallijne of amorfe toestand, welke tenminste in contact met genoemde ent is voor het groeien van een- . kristal en genoemde eerste vaste laag bedekt, waarbij genoemde tweede vaste laag in monokristallijne toestand wordt omgezet door de tempera— x 15 tuur'van de eerste vaste laag op een iets lagere waarde dan het smelt- punt van genoemde tweede vaste laag te houden, een energiehundel, zoals / -een elektronenbundel of een lichtbundel te leiden naar genoemde tweede - vaste laag, met. genoemde energiehundel af te tasten vanaf een contact- punt van genoemd ent. voor het groeien van een-kristal uit genoemde twee-20 de vaste laag door de gehele tweede vaste laag heen, en het smelten en ,· afkoelen van de vaste laag door met genoemde energiehundel af te tasten, : te herhalen.
  2. 3. Werkwijze voor het vervaardigen van een monokristallijne laag volgens conclusie 2, met het kenmerk, dat genoemde eerste vaste 25 laag een isolator is en genoemde in monokristallijne toestand omgezette tweede vaste laag een monokristallijne halfgeleiderlaag is.
  3. 4. Werkwijze voor het vervaardigen van een monokristallijne laag volgens conclusie 2, met het kenmerk, dat genoemde eerste vaste laag is samengesteld uit een silicium monokristallijn suhstraat en eeh 30 isolerende laag van SiC^ of Si^N^ op genoemd monokristallijn suhstraat, gsremde tweede, in monokristallijne toestand omgezette vaste laag gevormd wordt door een deel van genoemde isolerende laag te verwijderen en een deel van genoemd monokristallijn suhstraat bloot te. leggen voor het aan— brengen vein genoemde ent op het blootgelegde deel, en een silicium dek— 35 lag uit polysilicium of in amorfe toestand op genoemde eerste vaste laag aan te brengen. 82 0 2 5 2 6~ ~ Γ
NLAANVRAGE8202526,A 1981-07-02 1982-06-22 Werkwijze voor het vervaardigen van een halfgeleidersubstraat. NL188550C (nl)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP10429881 1981-07-02
JP56104298A JPS586121A (ja) 1981-07-02 1981-07-02 半導体基板
JP56116008A JPS5820794A (ja) 1981-07-24 1981-07-24 半導体基板の製造方法
JP11600881 1981-07-24

Publications (3)

Publication Number Publication Date
NL8202526A true NL8202526A (nl) 1983-02-01
NL188550B NL188550B (nl) 1992-02-17
NL188550C NL188550C (nl) 1992-07-16

Family

ID=26444803

Family Applications (1)

Application Number Title Priority Date Filing Date
NLAANVRAGE8202526,A NL188550C (nl) 1981-07-02 1982-06-22 Werkwijze voor het vervaardigen van een halfgeleidersubstraat.

Country Status (4)

Country Link
US (2) US4576851A (nl)
DE (1) DE3224604A1 (nl)
GB (1) GB2104723B (nl)
NL (1) NL188550C (nl)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58164219A (ja) * 1982-03-25 1983-09-29 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
US4461670A (en) * 1982-05-03 1984-07-24 At&T Bell Laboratories Process for producing silicon devices
JPH0671043B2 (ja) * 1984-08-31 1994-09-07 株式会社東芝 シリコン結晶体構造の製造方法
US4719183A (en) * 1984-10-03 1988-01-12 Sharp Kabushiki Kaisha Forming single crystal silicon on insulator by irradiating a laser beam having dual peak energy distribution onto polysilicon on a dielectric substrate having steps
US4656101A (en) * 1984-11-07 1987-04-07 Semiconductor Energy Laboratory Co., Ltd. Electronic device with a protective film
US4654958A (en) * 1985-02-11 1987-04-07 Intel Corporation Process for forming isolated silicon regions and field-effect devices on a silicon substrate
US5753542A (en) * 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
JPS6476760A (en) * 1987-09-18 1989-03-22 Toshiba Corp Manufacture of semiconductor device
JP2660064B2 (ja) * 1988-10-02 1997-10-08 キヤノン株式会社 結晶物品及びその形成方法
JP2597703B2 (ja) * 1989-02-27 1997-04-09 三菱電機株式会社 半導体装置の製造方法
EP0391081A3 (en) * 1989-04-06 1991-08-07 International Business Machines Corporation Fabrication and structure of semiconductor-on-insulator islands
US5368880A (en) * 1989-12-06 1994-11-29 Westinghouse Electric Corporation Eutectic bond and method of gold/titanium eutectic bonding of cadmium telluride to sapphire
JPH05182923A (ja) * 1991-05-28 1993-07-23 Semiconductor Energy Lab Co Ltd レーザーアニール方法
US5578520A (en) * 1991-05-28 1996-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for annealing a semiconductor
US5766344A (en) * 1991-09-21 1998-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor
US5373803A (en) * 1991-10-04 1994-12-20 Sony Corporation Method of epitaxial growth of semiconductor
JP2908150B2 (ja) * 1992-11-27 1999-06-21 日本電気株式会社 Ｓｏｉ基板構造及びその製造方法
JP3165304B2 (ja) * 1992-12-04 2001-05-14 株式会社半導体エネルギー研究所 半導体装置の作製方法及び半導体処理装置
US7097712B1 (en) 1992-12-04 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Apparatus for processing a semiconductor
US6897100B2 (en) 1993-11-05 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device
CN100367461C (zh) 1993-11-05 2008-02-06 株式会社半导体能源研究所 一种制造薄膜晶体管和电子器件的方法
KR100294196B1 (ko) * 1994-06-02 2002-10-18 삼성에스디아이 주식회사 평활막을구비한액정표시소자및그형성방법
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
JP5025057B2 (ja) * 2001-05-10 2012-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2012050964A1 (en) * 2010-09-29 2012-04-19 The Trustees Of Columbia University In The City Of New York Systems and methods using a glassy carbon heater
US9466520B2 (en) * 2014-04-13 2016-10-11 Texas Instruments Incorporated Localized region of isolated silicon over recessed dielectric layer
US9437811B2 (en) * 2014-12-05 2016-09-06 Shanghai Ciyu Information Technologies Co., Ltd. Method for making a magnetic random access memory element with small dimension and high quality

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB998723A (en) * 1963-10-07 1965-07-21 Ncr Co Method for growing single thin film crystals upon amorphous substrates
FR1555057A (nl) * 1967-03-15 1969-01-24
US3740280A (en) * 1971-05-14 1973-06-19 Rca Corp Method of making semiconductor device
US3743552A (en) * 1970-01-30 1973-07-03 North American Rockwell Process for coplanar semiconductor structure
US3789276A (en) * 1968-07-15 1974-01-29 Texas Instruments Inc Multilayer microelectronic circuitry techniques
US4252581A (en) * 1979-10-01 1981-02-24 International Business Machines Corporation Selective epitaxy method for making filamentary pedestal transistor
US4269631A (en) * 1980-01-14 1981-05-26 International Business Machines Corporation Selective epitaxy method using laser annealing for making filamentary transistors

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3375418A (en) * 1964-09-15 1968-03-26 Sprague Electric Co S-m-s device with partial semiconducting layers
US3649386A (en) * 1968-04-23 1972-03-14 Bell Telephone Labor Inc Method of fabricating semiconductor devices
US3929529A (en) * 1974-12-09 1975-12-30 Ibm Method for gettering contaminants in monocrystalline silicon
DE2848333C2 (de) * 1978-11-08 1984-12-20 Philips Patentverwaltung Gmbh, 2000 Hamburg Verfahren zum Herstellen eines Halbleiterbauelements
US4727047A (en) * 1980-04-10 1988-02-23 Massachusetts Institute Of Technology Method of producing sheets of crystalline material
US4378627A (en) * 1980-07-08 1983-04-05 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes
US4487639A (en) * 1980-09-26 1984-12-11 Texas Instruments Incorporated Localized epitaxy for VLSI devices
US4462847A (en) * 1982-06-21 1984-07-31 Texas Instruments Incorporated Fabrication of dielectrically isolated microelectronic semiconductor circuits utilizing selective growth by low pressure vapor deposition

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB998723A (en) * 1963-10-07 1965-07-21 Ncr Co Method for growing single thin film crystals upon amorphous substrates
FR1555057A (nl) * 1967-03-15 1969-01-24
US3789276A (en) * 1968-07-15 1974-01-29 Texas Instruments Inc Multilayer microelectronic circuitry techniques
US3743552A (en) * 1970-01-30 1973-07-03 North American Rockwell Process for coplanar semiconductor structure
US3740280A (en) * 1971-05-14 1973-06-19 Rca Corp Method of making semiconductor device
US4252581A (en) * 1979-10-01 1981-02-24 International Business Machines Corporation Selective epitaxy method for making filamentary pedestal transistor
US4269631A (en) * 1980-01-14 1981-05-26 International Business Machines Corporation Selective epitaxy method using laser annealing for making filamentary transistors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
APPLIED PHYSICS LETTERS, vol. 38, no. 5, 1 maart 1981, blz. 365-367, American Institute of Physics, New York, US; J.C.C. FAN et al.: "Lateral epitaxy by seeded solidification for growth of single-crystal Si films on insulators" *

Also Published As

Publication number Publication date
NL188550C (nl) 1992-07-16
DE3224604A1 (de) 1983-01-20
NL188550B (nl) 1992-02-17
GB2104723B (en) 1985-10-16
USRE33096E (en) 1989-10-17
DE3224604C2 (nl) 1989-06-15
GB2104723A (en) 1983-03-09
US4576851A (en) 1986-03-18

Similar Documents

Publication Publication Date Title
NL8202526A (nl) Halfgeleidersubstraat voorzien van een film uit een halfgeleidend materiaal; werkwijze voor het vervaardigen daarvan.
US3620833A (en) Integrated circuit fabrication
US6241817B1 (en) Method for crystallizing amorphous layer
KR950005257B1 (ko) 금속박막형성법
US4395433A (en) Method for manufacturing a semiconductor device having regions of different thermal conductivity
JP5320100B2 (ja) 酸化物カプセル化材料の水素化の強化方法
EP0141506A2 (en) Method for producing a semiconductor structure
US4752590A (en) Method of producing SOI devices
JPH09102596A (ja) 量子ドットの製造方法及び量子ドット装置
EP1179619A1 (en) Method for crystallising amorphous layers
EP0167391B1 (en) Method of manufacturing semiconductor devices
JPS62123716A (ja) 半導体装置の製造方法
JP2858434B2 (ja) 結晶の形成方法および結晶物品
EP0575965B1 (en) Method of forming semiconductor crystal and semiconductor device
JPH01184957A (ja) Ｍｏｓトランジスタの製造方法
JPS58132919A (ja) 半導体装置の製造方法
JP2577363B2 (ja) 半導体装置の製造方法
JPH10214978A (ja) 半導体マイクロマシン及びその製造方法
EP0420516B1 (en) Method for forming semiconductor thin film
JPH06140324A (ja) 半導体薄膜の結晶化方法
JPH0442358B2 (nl)
JPH024559B2 (nl)
Isu et al. Topographical characteristics of recrystallized silicon films by scanning cw laser irradiation
JPH0797555B2 (ja) Ｓｏｉ基板の製造方法
JPH0243331B2 (nl)

Legal Events

Date Code Title Description
A85 Still pending on 85-01-01
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
V4 Discontinued because of reaching the maximum lifetime of a patent

Free format text: 20020622