KR980005579A - 반도체 소자의 베리어 금속층 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 베리어 금속층 형성 방법에 관한 것으로, 소자의 신뢰성을 향상시키기 위하여 티타늄막 및 WNx을 순차적으로 형성한 후 열처리하므로써 금속층과 접합부간의 접촉 저항이 감소되어 소자의 동작 속도가 향상되며 금속의 층덮힘이 향상되어 소자의 수율이 증대될 수 있는 반도체 소자의 베리어 금속층 형성 방법에 관한 것이다.

Description

반도체 소자의 베리어 금속층 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a및 제1b도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도.

Claims (5)

  1. 반도체 소자의 베리어 금속층 형성 방법에 있어서, 접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 전체 상부면에 티타늄막을 증착하는 단계와, 상기 단계로부터 상기 티타늄막상에 WNx막을 증착한 후 상기 WNx막을 결정화시키기위하여 열처리하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  2. 제1항에 있어서, 상기 티타늄막은 300내지 500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  3. 제1항에 있어서, 상기 WNx막은 700내지 1500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법
  4. 제1또는 제3항에 있어서, 상기 WNx막은 350내지 450℃의 온도 및 0.1내지 0.4 Torr의 저압상태에서 WF6.NH3및 H2 가스를 이용한 플라즈마 화학 기상증착 방법으로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  5. 제 1항에 있어서, 상기 열처리는 400 내지 500℃의 온도 및 수소(H2) 및 산소(O2)가스 분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200098907A (ko) * 2019-02-13 2020-08-21 인천대학교 산학협력단 투명 광전지 및 그 제조 방법

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