KR980005037A - 반도체 메모리 장치의 병렬비트 테스트 회로 및 그 방법 - Google Patents
반도체 메모리 장치의 병렬비트 테스트 회로 및 그 방법 Download PDFInfo
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야:
반도체 메모리 장치의 테스트.
2. 발명이 해결하려고 하는 기술적 과제:
개선된 병렬비트 테스트 회로를 제공.
3. 발명의 해결방법의 요지:
워드라인과 칼럼선택라인을 공유하고 각기 독립된 데이타 입출력 라인으로 저장된 데이타를 출력하는 다수의 메모리 셀을 가지는 메모리 셀 어레이를 복수로 구비한 반도체 메모리 장치의 개선된 병렬비트 테스트 회로는, 상기 데이타 입출력라인을 통해 각기 제공되는 상기 다수의 메모리 셀중 두개의 메모리 셀들에 대한 데이타의 논리 레벨을 서로 비교하는 제1비교부와; 상기 두개의 메모리 셀들에 대한 데이타의 논리 레벨중 하나의 논리레벨을 반전시킨 후 서로 비교하는 제2비교부와; 테스트용 패드를 통해 인가되는 선택신호의 상태에 응답하여 상기 제1, 2비교부의 출력신호중 하나를 테스트 비교신호로서 출력하는 스위칭부를 구비함을 특징으로 한다.
4. 발명의 중요한 용도:
반도체 메모리 장치의 테스트 회로로서 사용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3,4도는 본발명의 기본원리에 따른 실시예들을 나타낸 병렬비트 테스트의 회로도.
Claims (10)
- 워드라인과 칼럼선택라인을 공유하고 각기 독립된 데이타 입출력 라인으로 저장된 데이타를 출력하는 다수의 메모리 셀을 가지는 메모리 셀 어레이를 복수로 구비한 반도체 메모리 장치의 병렬비트 테스트 회로에 있어서: 상기 데이타 입출력라인을 통해 각기 제공되는 상기 다수의 메모리 셀중 두개의 메모리 셀들에 대한 데이타의 논리 레벨을 서로 비교하는 제1비교부와; 상기 두개의 메모리 셀들에 대한 데이타의 논리 레벨중 하나의 논리레벨을 반전시킨 후 서로 비교하는 제2비교부와; 패드를 통해 인가되는 선택신호의 상태에 응답하여 상기 제1, 2비교부의 출력신호중 하나를 테스트 비교신호로서 출력하는 스위칭부를 구비함을 특징으로 하는 회로.
- 워드라인과 칼럼선택라인을 공유하고 각기 독립된 데이타 입출력 라인으로 저장된 데이타를 출력하는 다수의 메모리 셀을 가지는 메모리 셀 어레이를 복수로 구비한 반도체 메모리 장치의 병렬비트 테스트 회로에 있어서: 상기 데이타 입출력라인을 통해 각기 제공되는 상기 다수의 메모리 셀중 두개의 메모리 셀들에 대한 데이타의 논리 레벨을 각기 서로 비교하는 다수의 제1비교부와; 상기 두개의 메모리 셀들에 대한 데이타의 논리 레벨중 하나의 논리레벨을 반전시킨 후 각기 서로 비교하는 다수의 제2비교부와: 인가되는 선택신호의 상태에 응답하여 상기 제1, 2비교부들의 출력신호들중 한 종류의 비교부들에 속한 출력신호들을 테스트 비교신호들로서 출력하는 다수의 스위칭부와; 상기 다수의 스위칭부들로부터 출력된 상기 테스트 비교신호들을 조합하여 최종적인 병렬비트 테스트 결과신호를 생성하는 판정부를 구비함으로 특징으로 하는 회로.
- 제2항에 있어서, 상기 선택신호는 상기 반도체 메모리 장치가 웨이퍼상태로 있을 때 패드를 통해 인가됨을 특징으로 하는 회로.
- 제2항에 있어서, 상기 선택신호는 상기 반도체 메모리 장치가 패키지상태로 있을 때 특정한 어드레스 패드를 통해 제공되어 어드레스 버퍼에서 인가됨을 특징으로 하는 회로.
- 제2항에 있어서, 상기 다수의 제1비교부는 각기 배타적 부정 논리합 게이트로 구성됨을 특징으로 하는 회로.
- 제2항에 있어서, 상기 다수의 제2비교부는 각기 배타적 부정 논리합 게이트 및 상기 배타적 부정 논리합 게이트의 일측입력단에 출력단이 연결된 인버터로 구성됨을 특징으로 하는 회로.
- 제2항에 있어서, 상기 다수의 스위칭부는, 각기 드레인 및 소오스단자까지 서로 연결된 엔형 모오스 트랜지스터와피형 모오스 트랜지스터로 이루어진 전송게이트를 기본적으로 구비하며, 상기 제1비교부들에 연결되는 스위칭부들의 피형 모오스 트랜지스터들의 게이트 단자들과 상기 제2비교부들에 연결되는 스위칭부들의 엔혀오오스 트랜지스터들의 게이트 단자들에만 출력단이 연결된 인버터들을 구비함을 특징으로 하는 회로.
- 제2항에 있어서, 상기 판정부는 논리곱 응답출력을 발생하는 게이트로 구성됨을 특징으로 하는 회로.
- 워드라인과 칼럼선택라인을 공유하고 각기 독립된 데이타 입출력 라인으로 저장된 데이타를 출력하는다수의 메모리 셀을 가지는 메모리 셀 어레이를 복수로 구비한 반도체 메모리 장치의 병렬비트 테스트 방법에 있어서: 상기 메모리 셀들에, 정상적인 경우라면 동일 논리 레벨로서 리드될 데이타를 테스트의 준비과정으로 미리 저장하는 단계와; 테스트 모드에서, 상기 데이타 입출력라인을 통해 각기 제공되는 상기 다수의 메모리 셀중 두개의 메모리 셀들에 대한 데이타의 논리 레벨을 1차적으로 서로 비교하는 단계와; 상기 두개의 메모리 셀들에 대한 데이타의 논리 레베중 하나의 논리레벨을 반전시킨 후 2차적으로 서로 비교하는 단계와; 패드를 통해 인가되는 선택신호의 상태에 따라 상기 1, 2차적으로 비교된 출력신호중 하나를 테스트 비교신호로서선택하여 출력하는 단계를 가짐을 특징으로 하는 방법.
- 워드라인과 칼럼선택라인을 공유하고 각기 독립된 데이타 입출력 라인으로 저장된 데이타를 출력하는 다수의 메모리 셀을 가지는 메모리 셀 어레이를 복수로 구비한 반도체 메모리 장치의 병렬비트 테스트 방법에 있어서; 상기 메모리 셀들에, 정상적인 경우라면 서로 다른 논리레벨로서 리드될 데이타를 테스트의 준비과정으로서 미리 저장하는 단계와; 테스트 모드에서, 상기 데이타 입출력라인을 통해 각기 제공되는 상기 다수의 메모리 셀중 두개의 메모리 셀들에 대한 데이타의 논리 레벨을 1차적으로 서로 비교하는 단계와; 상기 두개의 메모리 셀들에 대한 데이타의 논리 레벨중 하나의 논리레벨을 반전시킨 후 2차적으로 서로 비교하는 단계와; 패드를 통해 인가되는 선택 신호의 상태에 따라 상기 1, 2차적으로 비교된 출력신호중 2차적으로 비교된 출력신호를 테스트 비교신호로서 선택하여 출력하는 단계를 가짐을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020054A KR100211761B1 (ko) | 1996-06-05 | 1996-06-05 | 반도체 메모리 장치의 병렬비트 테스트 회로 및 그 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020054A KR100211761B1 (ko) | 1996-06-05 | 1996-06-05 | 반도체 메모리 장치의 병렬비트 테스트 회로 및 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980005037A true KR980005037A (ko) | 1998-03-30 |
| KR100211761B1 KR100211761B1 (ko) | 1999-08-02 |
Family
ID=19460893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960020054A KR100211761B1 (ko) | 1996-06-05 | 1996-06-05 | 반도체 메모리 장치의 병렬비트 테스트 회로 및 그 방법 |
Country Status (1)
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| KR (1) | KR100211761B1 (ko) |
Families Citing this family (3)
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| KR100809070B1 (ko) | 2006-06-08 | 2008-03-03 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법 |
| KR101403500B1 (ko) * | 2012-09-07 | 2014-06-11 | 창원대학교 산학협력단 | 피엠아이씨용 고신뢰성 이퓨즈 오티피 메모리 장치 |
-
1996
- 1996-06-05 KR KR1019960020054A patent/KR100211761B1/ko not_active IP Right Cessation
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|---|---|
| KR100211761B1 (ko) | 1999-08-02 |
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