KR970053106A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 관한 것으로, 제1도전형 반도체 기판의 소자격리 영역에 필드 산화막을 형성시키는 공정과, 상기 필드 산화막의 성장에 의해 정의된 활성영역에 제2도전형 불순물 이온주입 공정으로 저농도 제2도전형 불순물 확산영역을 형성하는 공정과, 전면에 포토레지스트를 도포하고 패터닝하여, 상기 저농도 제2도전형 불순물 확산영역의 일부를 등방성 식각하는 공정과, 상기 등방성 식각되어진 영역에만 문턱전압(VT)조절용 이온주입을 실시하고, 상기 포토레지스트를 제거하는 공정과, 전면에 게이트 산화막을 형성하고, 폴리실리콘층을 증착하고 소정영역에만 남도록 패터닝하여 게이트를 형성하는 공정과, 상기 게이트 측면에 게이트 측벽을 형성하고 고농도 제2도전형 불순물을 이온주입하여 LDD 구조의 소오스/드레인 영역을 형성하는 공정으로 이루어져 대규모 고집적 회로에 유리하도록 채널의 폭을 축소시킨 반도체 소자의 제조방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (a) 및 (d)는 본 발명의 반도체 소자의 공정단면도.
Claims (1)
- 제1도전형 반도체 기판의 소자격리 영역에 필드 산화막을 형성시키는 공정과, 상기 필드 산화막의 성장에 의해 정의된 활성영역에 제2도전형 불순물 이온주입 공정으로 저농도 제2도전형 불순물 확산영역을 형성하는 공정과, 전면에 포토레지스트를 도포하고 패터닝하여, 상기 저농도 제2도전형 불순물 확산영역의 일부를 등방성 식각하는 공정과, 상기 등방성 식각되어진 영역에만 문턱전압(VT) 조절용 이온주입을 실시하고, 상기 포토레지스트를 제거하는 공정과, 전면에 게이트 산화막을 형성하고, 폴리실리콘층을 증착하고 소정영역에만 남도록 패터닝하여 게이트를 형성하는 공정과, 상기 게이트 측면에 게이트 측벽을 형성하고 고농도 제2도전형 불순물을 이온주입하여 LDD 구조의 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950058884A KR970053106A (ko) | 1995-12-27 | 1995-12-27 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950058884A KR970053106A (ko) | 1995-12-27 | 1995-12-27 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970053106A true KR970053106A (ko) | 1997-07-29 |
Family
ID=66619835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950058884A KR970053106A (ko) | 1995-12-27 | 1995-12-27 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970053106A (ko) |
-
1995
- 1995-12-27 KR KR1019950058884A patent/KR970053106A/ko not_active Application Discontinuation
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