KR970008163A - 오프-누설 전류를 감소시키기 위하여 역 바이어스 패스 트랜지스터를 유도하는 전원 공급 장치를 갖는 메모리 셀 - Google Patents

오프-누설 전류를 감소시키기 위하여 역 바이어스 패스 트랜지스터를 유도하는 전원 공급 장치를 갖는 메모리 셀 Download PDF

Info

Publication number
KR970008163A
KR970008163A KR1019960027422A KR19960027422A KR970008163A KR 970008163 A KR970008163 A KR 970008163A KR 1019960027422 A KR1019960027422 A KR 1019960027422A KR 19960027422 A KR19960027422 A KR 19960027422A KR 970008163 A KR970008163 A KR 970008163A
Authority
KR
South Korea
Prior art keywords
storage element
memory cell
power supply
pass transistor
voltage
Prior art date
Application number
KR1019960027422A
Other languages
English (en)
Inventor
피. 디소우자 가드프레이
Original Assignee
리 페치
썬 마이크로시스템스 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/498,192 external-priority patent/US5581500A/en
Application filed by 리 페치, 썬 마이크로시스템스 인코퍼레이티드 filed Critical 리 페치
Publication of KR970008163A publication Critical patent/KR970008163A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
오프-누설 전류를 감소시키기 위하여 역 바이어스 패스 트랜지스터를 유도하는 전원공급 장치를 갖는 메모리 셀
2. 발명이 해결하고자 하는 기술적 과제
메모리 셀이 억세스되지 않을 때 메모리 셀의 패스 트랜지스터가 역 바이어스되도록 하는 전원 공급 범위내에서 메모리 셀이 동작하도록 하여 오프-누설 전류를 감소시킨다.
3. 발명의 해결 방법의 요지
제1데이타 값 또는 제2데이타 값 중 어느 하나를 저장할 수 있는 저장요소와 상기 저장요소에 연결된 패스트랜지스터를 포함하는 메모리 셀에 전원 공급 발생기를 구비한다. 저장요소가 제1데이타 값 또는 제2데이타값을 저장하는 것과는 무관하게 저장요소가 억세스되지 않을 때, 전원 공급 발생기는 상기 패스 트랜지스터가 실질적으로 역 바이어스된 상태에 있도록 하기 위하여 상기 저장요소에 연결되어 상기 저장요소에 공급 레벨전압을 발생한다.
4. 발명의 중요한 용도
일반적인 메모리 소자 및 그 메모리 소자를 사용하는 컴퓨터 분야

Description

오프-누설 전류를 감소시키기 위하여 역 바이어스 패스 트랜지스터를 유도하는 전원 공급 장치를 갖는 메모리 셀
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 SRAM 메모리 셀 구조, 제2도는 본 발명에 따른 VSS+Δ발생기 회로도.

Claims (30)

  1. 대기 상태 또는 억세스 상태중 어느 하나에서 동작할 수 있는 메모리 셀에 있어서, 제1데이타 값 또는 제2데이타 값중 어느 하나를 저장할 수 있는 저장요소; 상기 저장요소에 연결된 패스 트랜지스터; 및 상기 저장요소가 상기 제1데이타 값 또는 제2데이타 값을 저장하는 것과는 무관하게 상기 저장요소가 억세스되고 있지 않을 때, 상기 패스 트랜지스터가 실질적으로 역 바이어스된 상태에 있도록 하기 위하여 상기 저장요소에 연결되어 상기 저장요소에 공급 레벨 전압을 발생하도록 구성된 전원 공급 발생기를 포함하여 이루어지는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서, 상기 저장요소는 DRAM인 것을 특징으로 하는 메모리 셀.
  3. 제2항에 있어서, 상기 전원 공급 발생기는, 상기 저장요소가 억세스되고 있지 않을 때, 대략 VDD의 제1전원 공급 및 제2전원 공급 VSS에 소정의 전압(Δ)을 더한 대략 VSS+Δ의 제3전원 공급을 발생하도록 구성된 것을 특징으로 하는 메모리 셀.
  4. 제3항에 있어서, 상기 메모리 셀은, 상기 저장요소가 억세스되고 있지 않을 때, 상기 패스 트랜지스터에 연결된 워드라인을 대략 VSS의 전압 전위로 구동시켜 상기 패스 트랜지스터가 실질적으로 역 바이어스된 상태를 유지하도록 구성된 워드라인 구동회로를 더 포함하고 있는 것을 특징으로 하는 메모리 셀.
  5. 제4항에 있어서, 상기 워드라인 구동회로는, 상기 패스 트랜지스터를 턴온시키는 대략 VDD의 전압 전위로 상기 패스 트랜지스터에 연결된 워드라인이 구동되어 저장요소가 억세스될 수 있도록 구성된 것을 특징으로 하는 메모리 셀.
  6. 제5항에 있어서, 상기 전원 공급 발생기는, 상기 저장요소가 억세스되고 있을 때, 대략 VDD의 제1전원공급 및 대략 VSS의 제2전원 공급을 발생하도록 구성된 것을 특징으로 하는 메모리 셀.
  7. 제5항에 있어서, 상기 전원 공급 발생기는, 상기 메모리 셀이 대기상태에 있거나 또는 억세스 상태에 있는 것에 따라 VSS또는 VSS+Δ중의 어느 한 공급 전압을 제공할 수 있는 VSS+Δ회로를 포함하고 있는 것을 특징으로 하는 메모리 셀.
  8. 제1항에 있어서, 상기 저장요소는 SRAM인 것을 특징으로 하는 메모리 셀.
  9. 제8항에 있어서, 상기 전원 공급 발생기는, 상기 저장요소가 읽혀지고 있을 때, 대략 VDD의 제1전원 공급 및 대략 VSS의 제2전원 공급을 발생하도록 구성된 것을 특징으로 하는 메모리 셀.
  10. 제8항에 있어서, 상기 전원 공급 발생기는, 상기 저장요소가 억세스되고 있지 않을 때, 대략 VDD의 제1전원 공급 및 대략 VSS+Δ의 제3전원 공급을 발생하도록 구성된 것을 특징으로 하는 메모리 셀.
  11. 제8항에 있어서, 상기 전원 공급 발생기는, 상기 저장요소가 기록되고 있을 때, 대략 VDD의 제1전원 공급 및 제2전원 공급 VSS에 소정의 전압(Δ)을 더한 대략 VSS+Δ제3전원 공급을 발생하도록 구성된 것을 특징으로 하는 메모리 셀.
  12. 제8항에 있어서, 상기 메모리 셀은, 상기 저장요소가 억세스되고 있지 않을 때, 상기 패스 트랜지스터에 연결된 워드라인을 대략 VSS의 전압 전위로 구동시켜 상기 패스 트랜지스터가 실질적으로 역 바이어스된 상태를 유지하도록 구성된 워드라인 구동회로를 더 포함하고 있는 것을 특징으로 하는 메모리 셀.
  13. 제8항에 있어서, 상기 워드라인 구동회로는, 상기 패스 트랜지스터를 턴온시키는 대략 VDD의 전압 전위로 상이 패스 트랜지스터에 연결된 워드라인이 구동되어 저장요소가 억세스될 수 있도록 구성된 것을 특징으로 하는 메모리 셀.
  14. 제8항에 있어서, 상기 SRAM의 저장요소는 크로스 커플된 한쌍의 인버터 및 컴플리먼터리 패스 트랜지스터를 포함하는 것을 특징으로 하는 메모리 셀.
  15. 제1항에 있어서, 상기 전원 공급 발생기는, 상기 메모리 셀이 대기상태에 있거나 또는 기록되거나 또는 독출되는 것에 따라 VSS또는 VSS+Δ 중의 어느 한 공급 전압을 제공할 수 있는 VSS+Δ회로를 포함하고 있는 것을 특징으로 하는 메모리 셀.
  16. 제1항에 있어서, 상기 전원 공급 발생기는, 상기 메모리 셀의 상태에 따라 상기 저장요소에 제1공급전압을 발생하고, 제2공급 전압 또는 제3공급 전압을 상기 저장요소에 발생하도록 구성된 것을 특징으로 하는 메모리 셀.
  17. 제16항에 있어서, 상기 제1공급 전압은 VDD인 것을 특징으로 하는 메모리 셀.
  18. 제16항에 있어서, 상기 제2공급 전압은 VSS인 것을 특징으로 하는 메모리 셀.
  19. 제16항에 있어서, 상기 제3공급 전압은 VSS+Δ인 것을 특징으로 하는 메모리 셀.
  20. 제16항에 있어서, 상기 제3공급 전압은 상기 제1공급 전압과 상기 제2공급 전압 사이에 있는 것을 특징으로 하는 메모리 셀.
  21. 제1항에 잇어서, 상기 메모리 셀은 반도체 칩 상에 배열된 다수의 메모리 셀을 포함하는 것을 특징으로 하는 메모리 셀.
  22. 제21항에 있어서, 상기 반도체 칩은 컴퓨터에 포함되어지는 것을 특징으로 하는 메모리 셀.
  23. 대기 상태 또는 억세스 상태중 어느 하나에서 동작할 수 있는 메모리 셀을 제공하는 방법에 있어서, 제1데이타 값 또는 제2데이타 값중 어느 하나를 저장할 수 있는 저장요소를 제공하는 단계; 상기 저장요소에 연결된 패스 트랜지스터를 제공하는 단계; 및 상기 저장요소가 상기 제1데이타 값 또는 제2데이타 값을 저장하는 것과는 무관하게 상기 저장요소가 억세스되지 않을 때, 상기 패스 트랜지스터가 실질적으로 역 바이어스된 상태에 있도록 하기 위하여 상기 저장요소에 연결되어 상기 저장요소에 공급 레벨 전압을 발생하도록 구성된 전원 공급 발생기를 제공하는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 상기 제공된 저장요소는 DRAM인 것을 특징으로 하는 방법.
  25. 제23항에 있어서, 상기 제공된 저장요소는 SRAM인 것을 특징으로 하는 방법.
  26. 제23항에 있어서, 상기 전원 공급 발생기는, 상기 메모리 셀의 상태에 따라 상기 저장요소에 제1공급 전압을 발생하고, 제2공급 전압 또는 제3공급 전압을 상기 저장요소에 발생하도록 구성된 것을 특징으로 하는 방법.
  27. 대기 상태 또는 억세스 상태중 어느 하나에서 동작할 수 있는 메모리 셀을 제공하는 방법에 있어서, 패스 트랜지스터를 가지는 저장요소에 제1데이타 값 또는 제2데이타 값중 어느 하나를 저장하는 단계; 및 상기 저장요소가 상기 제1데이타 값 또는 제2데이타 값을 저장하는 것과는 무관하게 상기 저장요소가 억세스되지 않을 때, 상기 패스 트랜지스터가 실질적으로 역 바이어스된 상태에 있도록 하기 위하여 상기 저장요소에 공급 레벨 전압을 발생하는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.
  28. 제27항에 있어서, 상기 제공된 저장요소는 DRAM인 것을 특징으로 하는 방법.
  29. 제27항에 있어서, 상기 제공된 저장요소는 SRAM인 것을 특징으로 하는 방법.
  30. 제27항에 있어서, 상기 전원 공급 발생기는, 상기 메모리 셀의 상태에 따라 상기 저장요소에 제1공급전압을 발생하고, 제2공급 전압 또는 제3공급 전압을 상기 저장요소에 발생하도록 구성된 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960027422A 1995-07-05 1996-07-04 오프-누설 전류를 감소시키기 위하여 역 바이어스 패스 트랜지스터를 유도하는 전원 공급 장치를 갖는 메모리 셀 KR970008163A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/498,192 1995-07-05
US08/498,192 US5581500A (en) 1994-12-16 1995-07-05 Memory cell with power supply induced reversed-bias pass transistors for reducing off-leakage current

Publications (1)

Publication Number Publication Date
KR970008163A true KR970008163A (ko) 1997-02-24

Family

ID=23979962

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960027422A KR970008163A (ko) 1995-07-05 1996-07-04 오프-누설 전류를 감소시키기 위하여 역 바이어스 패스 트랜지스터를 유도하는 전원 공급 장치를 갖는 메모리 셀

Country Status (2)

Country Link
JP (1) JPH09120681A (ko)
KR (1) KR970008163A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5240792B2 (ja) * 2001-06-05 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2015118724A (ja) 2013-11-13 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法

Also Published As

Publication number Publication date
JPH09120681A (ja) 1997-05-06

Similar Documents

Publication Publication Date Title
US8330496B2 (en) Semiconductor integrated circuit device
US6922371B2 (en) Semiconductor storage device
JPH06282984A (ja) セルフリフレッシュによるｄｒａｍの電力管理装置および方法
JP2942202B2 (ja) 複数の内部電源電圧を用いる半導体メモリ装置
KR970023375A (ko) 데이터 유지회로
KR960032488A (ko) 연상메모리장치
JP2002015574A (ja) 半導体装置
US5257232A (en) Sensing circuit for semiconductor memory with limited bitline voltage swing
Ishibashi et al. A 1-V TFT-load SRAM using a two-step word-voltage method
JP4122211B2 (ja) 制御装置及びメモリ装置並びにその制御方法
ATE336064T1 (de) Dram mit bitleitungsaufladung, invertiertem dateneinschreiben, verlängerter ausgabedatenhaltung und verringertem leistungsverbrauch
KR100491578B1 (ko) Srammos트랜지스터메모리셀의구동방법
JP4260469B2 (ja) 半導体記憶装置
JPH08273364A (ja) 共有される電源線を具備する５トランジスタメモリセル
KR920006974A (ko) 다이너믹형 반도체기억장치
JPH05274876A (ja) 半導体記憶装置
CN113284526A (zh) 电子器件及其操作方法
KR970071827A (ko) 저 전압, 저 전력 스태틱 랜덤 억세스 메모리 셀
KR960042732A (ko) 반도체 메모리 셀
KR960026881A (ko) 스태틱 랜덤 액세스 메모리
KR970008163A (ko) 오프-누설 전류를 감소시키기 위하여 역 바이어스 패스 트랜지스터를 유도하는 전원 공급 장치를 갖는 메모리 셀
KR960025776A (ko) 셰어드 센스앰프 방식의 센스 램프로 소비되는 전력을 경감한 반도체 기억 장치
KR20000009108A (ko) 대기전류를 감소시킨 반도체 메모리용 고전원 발생장치
KR950020705A (ko) 반도체 메모리
US7505354B2 (en) Word line voltage control circuit for memory devices

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination