KR970006600B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR970006600B1
KR970006600B1 KR1019930019114A KR930019114A KR970006600B1 KR 970006600 B1 KR970006600 B1 KR 970006600B1 KR 1019930019114 A KR1019930019114 A KR 1019930019114A KR 930019114 A KR930019114 A KR 930019114A KR 970006600 B1 KR970006600 B1 KR 970006600B1
Authority
KR
South Korea
Prior art keywords
cell array
data
line
circuit
parity
Prior art date
Application number
KR1019930019114A
Other languages
English (en)
Other versions
KR940007878A (ko
Inventor
기미마사 이마이
Original Assignee
가부시기가이샤 도시바
사또오 후미오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 도시바, 사또오 후미오 filed Critical 가부시기가이샤 도시바
Publication of KR940007878A publication Critical patent/KR940007878A/ko
Application granted granted Critical
Publication of KR970006600B1 publication Critical patent/KR970006600B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용없음.

Description

반도체 기억장치
제1도는 본 발명의 1실시예를 도시한 것으로서 칩레이아우트를 나타내는 평면도.
제2도는 제1도에 도시한 셀어레이의 구체적인 구성을 설명하기 위한 도면.
제3도는 제2도에 보이는 부분(11a)을 구체적으로 도시한 회로도.
제4도는 제2도에 보이는 부분(11b)을 구체적으로 도시한 회로도.
제5도는 제1도에 보이는 각 셀어레이의 관계를 나타내는 평면도.
제6도는 제5도에 사선으로 도시한 부분을 나타내는 구성도.
제7도는 제6도에 보이는 데이타 열선 제어회로 DBS의 1예를 나타내는 것으로서, 데이타 열선 증폭회로 DQB의 활성화신호를 생성하는 부분의 회로도.
제8도는 제6도에 보이는 데이타 열선 제어회로 DBS의 1예를 나타내는 것으로서 데이타 열선 증폭회로 DQB의 각종 제어신호를 생성하는 부분의 회로도.
제9도는 제6도에 도시한 데이타 열선 증폭회로 DQS(12a)의 1예를 나타내는 회로도.
제10도는 제6도에 보이는 데이타 열선 증폭회로 DQB(12b)의 1예를 나타내는 회로도.
제11도는 통상의 셀어레이 데이타 독출스위치 회로의 1예를 나타내는 회로도.
제12도는 패리티 셀데이타 독출스위치 회로의 1예를 나타내는 회로도.
제13도는 통상의 설어레이 기록스위치 회로의 1예를 나타내는 회로도.
제14도는 패리티 설어레이 기록스위치 회로의 1예를 나타내는 회로도.
제15도는 통상 셀어레이용 리드·라이트선 기록회로의 1예를 나타내는 회로도.
제16도는 패리티 셀어레이용 리드·라이트선 기록회로의 1예를 나타내는 회로도.
제17도는 패리티 셀어레이의 배치의 다른 실시예를 나타내는 평면도.
제18도는 패리티 셀어레이의 배치의 다른 실시예를 나타내는 평면도.
제19도는 통상의 셀어레이와 패리티 셀어레이의 셀어레이의 리프레쉬 회로의 1예를 나타내는 구성도.
제20도는 통상의 셀어레이와 패리티 셀어레이의 리프레쉬 회로의 1예를 나타내는 구성도.
제21도는 통상의 셀어레이와 패리티 셀어레이의 리프레쉬 회로의 1예를 나타내는 구성도.
제22도는 종래의 칩레이아우트의 1예를 도시한 평면도.
제23도는 종래의 칩레이아우트의 1예를 도시한 평면도.
제24도는 종래의 칩레이아우트의 1예를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 메모리 111, 112, 113: 제1, 제2, 제3의 주변회로
A, B, C, D : 셀어레이 블록 K14, K15 : 통상의 셀어레이(NCA)
K16, K17 : 패리티 셀어레이(PCA)
N10∼N15 : N채널 트랜지스터 BLn∼BBLn : 비트선
DQB : 데이타 열선 증폭회로 DBS : 데이타 열선 제어회로
DQnij, BDQnij : 데이타 열선 RWDn1, BRWDn1 : 리드·라이트선
22, 32, 42 : 리프레쉬주기 전환회로
23, 33, 43 : NCA용 승압회로 24, 34, 44 : PCA용 승압회로
본 발명은 예컨대 다이내믹 RAM(이하 DRAM라 칭한다)에 관한 것인바 특히 메모리 셀어레이의 칩레이아우트를 개량한 반도체 기억장치에 관한 것이다.
현재 DRAM군의 중심은 ×4비트의 DRAM이다. 근래 일반사용자는 기기의 용량증대를 목적으로 하여 단순한 ×1비트의 DRAM의 기기에 사용하는 일은 적어지고 기기의 소형화, 저소비전력화, 고기능 등의 부가가치를 찾아내는 부품으로서의 DRAM를 구하고 있다. 이 요구에 부응하기 위하여 256K 시대로부터 조금씩 다(多)비트의 DRAM가 증가하고 4M시대를 맞이하여 DRAM의 품종은 ×8,×9,×16,×18비트를 중심으로 한층 다비트화 하고 있다.
제22도, 제23도는 종래의 DRAM나 스태틱 RAM(이하 SRAM라 칭한다)에 있어서, 9비트 혹은 18비트의 메모리를 구성코저할 경우의 칩레이아우트를 하고 있다. 제22도는 메모리(50)의 로우디코더에 가까운측에 9비트째 및 17,18비트째에 해당하는 메모리 셀어레이(이하 패리티 셀어레이 PCA라 칭한다)를 배치하고 있다. 제23도는 메모리(60)의 로우디코더에서 먼측에 패리티 셀어레이 PCA를 배치하고 있다. 또 제24도에 보이는 바와 같이 통상의 메모리 셀어레이(이하, 통상의 셀어레이 NCA라 칭한다)의 좌단에 패리티 셀어레이 PCA를 배치한 칩레이아우트도 고려되고 있다.
그러나 셀용량의 증대, 다비트화, 고기능화에 수반하여 칩사이즈가 증대하는 경향에 있음에도 불고하고 메모리를 사용하는 기기에 대한 소형화의 요구가 강하기 때문에 패키지사이즈, 다시말하면, 칩사이즈를 크게 하기가 곤란한 것이었다.
제22도, 제23도에 보이는 바와 같은 레이아우트는 SRAM과 같이 셀어레이가 입력단자 I/O에 대응하고 있는 제품에 있어서는 최적인 레이아우트이다. 그러나 DRAM과 같이 셀어레이내에 복수의 입출력단자 I/O가 대응하고 있는 제품은 선택된 셀어레이에서 패리티 셀어레이 PCA를 출력하지 않으면 안되기 때문에 회로나 패턴의 복잡화를 초래하는 것이다.
또 제24도에 보이는 바와 같은 칩레이아우트의 경우, 패리티 셀어레이 PCA가 각 통상의 셀어레이에 떨어져 있으므로 셀의 대용량화나 다비트화에 수반하여 여분의 배선이나 제어회로를 필요로 하고 칩사이즈의 증대를 가져오고 요구되고 있는 패키지에 들어가지 않을 뿐더러 성능의 저하도 수반하는 것이었다.
본 발명은 상기 과제를 해결하기 위하여 이루어진 것으로서, 그 목적으로 하는 바는 패리티 전용의 셀어레이와 통상의 셀어레이의 제어회로를 공유화 함으로써 여분의 배선을 삭제하고 성능이 저하하지 않고 칩사이즈의 증대를 최소한으로 억제할 수 있고 더욱이 다품종을 동시에 개발할 수 있고, 설계 효율을 향상할 수 있는 반도체 기억장치를 제공코저 하는 것이다.
본 발명의 반도체 기억장치는 메모리셀이 반도체 기판상에 매트릭스 모양으로 집적화된 메모리 셀어레이를 지니는 반도체 기억장치로서 상기 메모리 셀어레이는 9의 배수로 분할되고, 또 이 분할된 메모리 셀어레이는 통상의 셀어레이와 패리티 전용의 패리티 셀어레이를 지니고 상기 패리티 셀어레이는 통상의 셀어레이의 늘어선 방향단부에 설치되고, 또 주변회로와 인접하여 배치되어 있다.
또 본 발명의 반도체 기억장치는 칼럼방향으로 2분할되고, 로우방향으로 2분할되어 4개의 블록으로 분할된 메모리 셀어레이와 칼럼방향으로 2분할된 블록사이에 배치되고 로우디코더를 포함하는 제1의 주변회로와, 로우방향으로 2분할된 블록사이에 배치되고 칼럼디코더를 포함하는 제2의 주변회로와 상기 각 블록을 구성하는 메모리 셀어레이는 9의 배수로 분할되고 또 이 분할된 메모리 셀어레이는 통상의 셀어레이와 패리터 전용의 패리티 셀어레이를 가지고 상기 패리티 셀어레이는 상기 통상의 셀어레이와 제2의 주변회로와의 상호간에 배치되어 있다.
그위에 상기 통상의 셀어레이와 패리티 셀어레이는 각기 따로따로 같은 구성의 독출기록회로를 지니고 있다. 또한, 상기 제1, 제2의 주변회로는 인접하는 블록으로 공유되고 있다.
즉, 본 발명의 반도체 기억장치에 있어서 패리티 셀어레이는 통상의 셀어레이와 제2의 주변회로의 상호간에 배치되어 있다. 따라서 패리티 셀어레이를 제어하는 회로의 여분의 배선을 제거할 수 있고 성능을 저하 하지 않고 배선저항이나 용량을 낮게 억제할 수 있다. 더욱이 제어신호를 통상의 셀어레이와 패리티 셀어레이로 공유할 수 있기 때문에 배선의 증가에 의한 칩사이즈의 확대를 억제할 수 있다.
또, 통상의 셀어레이와 패리티 셀어레이는 각기 따로따로 같은 구성의 독출기록회로를 지니고 주변회로는 인접하는 블록으로 공유하고 있다. 따라서 복수의 회로를 공유화할 수 있으므로 패리티 셀어레이를 제거하는 것만으로 ×9비트, ×18품비트를 8비트, ×16품비트로 할 수 있어 다품종을 효율좋게 설계할 수 있는 것이다.
[실시예]
이하 본 발명의 실시예를 도면을 참조하여 설명한다.
제1도는 예컨대 18비트의 경우의 칩레이아우트를 나타내는 것이다. 메모리(11)는, 4.5M비트마다의 4개의 셀어레이 블록 A,B,C,D로 분할되어 있다. 각 셀어레이 블록 A,B,C,D는 다시 256K비트마다로 18분할되고, 전체로 72개의 자블록으로 분할된다. 셀어레이 블록 A와 B의 상호간 및 셀어레이 블록 C와 D의 상호간에는 도시를 생략한 워드선을 선택하는 로우디코더를 포함하는 제1의 주변회로(111)가 배치된다. 셀어레이 블록 A와 D, B와 C의 상호간에는 칼럼선을 선택하는 칼럼디코더를 포함하는 제2의 주변회로(112)가 배치되어 있다. 각 셀어레이 블록 A∼D의 외주에는 도시를 생략한 본딩·패드 및 입력보호 회로 후술될 데이타 열선 증폭회로 DQB와 데이타 열선 증폭회로 DQB를 제어하는 데이타 열선 제어회로 DBS를 포함하는 제3의 주변회로(113)가 배치되어 있다.
도면중 사선으로 도시한 셀어레이는 패리티 전용의 셀어레이 즉 패리티 셀어레이 PCA이고 기타의 셀어레이는 통상의 셀어레이 NCA를 도시하고 있다. 상기 패리티 셀어레이 PCA는 통상의 셀어레이 NCA와 제2의 주변회로(112)의 상호간에 배치되어 있다.
제2도, 제3도, 제4도는 제1도에 보이는 셀어레이의 구체적인 구성을 나타내는 것이다. 각 셀어레이 블록 A∼D는 거의 동일한 구성이므로 셀어레이 블록 B에 대하여 구체적인 구성을 설명한다.
제3도, 제4도는 제2도에 보이는 바와 같이 셀어레이 블록 B에 있어서의 통상의 셀어레이(NCA) K15, 패리티 셀어레이(PCA) K16, K17을 분할하여 도시한 것이고, 제3도는 제2도의 부분(11a)을 도시하고 제4도는 제2도의 부분(11b)을 도시하고 있다. K15 이외의 통상의 셀어레이는 K15와 같은 구성이다.
제3도, 제4도에 있어서 셀어레이 K15∼K17는 각각 256K비트 구성이다. 각 셀어레이는 K15∼K17에 있어서, BLn, BBLn(n=0∼1023)은 한쌍의 비트선을 나타내고, SBLn, BSBLn(n=0∼7)은 한쌍의 스페어 비트선을 나타내고 있다. 각 셀어레이 K15∼K17에는 비트선에 독출된 데이타를 증폭하기 위한 센스앰프가 설치되어 있으나, 여기서는 도시하고 있지 않다. 또 CSL0∼CSL255는 칼럼선을 나타내고 SSLn0, SCSLn1은 스페어 칼럼선을 나타내고 있다.
또, 이하 각부를 나타내는 부호의 선두에 붙인 B는 반전신호를 나타내는 것이고, 예컨대 BBLn은 BLn의 반전신호를 나타내고 BSBLn은 SBLn의 반전신호를 나타내고 있다.
상기 각 셀어레이 K15∼K17의 양측에는 각각 2쌍의 데이타 열선 DQn150, BDQn150, DQn151, BDQn151∼DQn180, BDQn180, DQn181, BDQn181이 설치되어 있다. 이 데이타 열선 DQn150, BDQn150, DQn151, BDQn151∼DQn180, BDQn180, DQn181, BDQn181은 각각 트랜지스터를 통하여 각 셀어레이 K15∼K17의 스페어 비트선 SBLn, BSBLn(n=0∼7), 비트선 BLn, BBLn(n=0∼1023)에 접속되어 있어 예컨대, 트랜지스터 N10의 전류통로는 셀어레이 K15의 스페어 비트선 SBL1과 데이타 열선 DQN150에 접속되고 트랜지스터 N11의 전류통로는 셀어레이 K15의 스페어 비트선 SBL0와 데이타 열선 DQn160에 접속되어 있다. 또 트랜지스터 N12의 전류통로는 셀어레이 K16의 스페어 비트선 SBL0와 데이타 열선 DQn160에 접속되고 트랜지스터 N13의 전류통로는 셀어레이 K16의 스페어 비트선 SBL1과 데이타 열선 DQn170에 접속되어 있다. 그리고 트랜지스터 N14의 전류통로는 셀어레이 K17의 스페어 비트선 SBL1과 데이타 열선 DQn17에 접속되고 트랜지스터 N15의 전류통로는 셀어레이 K17의 스페어 비트선 SBLn0에 데이타 열선 DQn180에 접속되어 있다. 이들 트랜지스터 N10∼N15의 게이트는 스페어 칼럼선 SCSLn0에 접속되어 있다. 따라서 이들 트랜지스터 N10∼N15가 선택되면 스페어 비트선과 데이타 열선이 접속된다. 제3도, 제4도에 도시한 트랜지스터의 백게이트 바이어스는 다른 회로의 트랜지스터와 달라서 VBB로 되어 있다.
상기 구성은 통상의 셀어레이 상호간, 통상의 셀어레이와 패리티 셀어레이의 상호간, 패리티 셀어레이 상호간과도 완전히 동일하고, 셀어레이간의 회로를 모두 공통화 하고 있다.
상기 구성에 있어서 예컨대 데이타의 독출의 경우를 설명한다.
지금 어드레스에 의하여 셀어레이 K16이 선택되고 칼럼선으로서 CSL0가 선택된 경우를 생각한다. 선택된 어드레스에 따라서 셀어레이 K16의 워드선이 선택되고 이에 대응한 셀의 데이타가 비트선에 전송된다. 칼럼선으로서 CSL0가 선택된 경우를 생각하고 있으므로 비트선 BL0∼BL3, BBL0∼BBL3의 데이타가 셀어레이 K16의 양측의 각 2쌍의 DQ선 DQn160, BDQn160, DQn161, BDQn161, DQn170, BDQn170, DQn171, BDQn171에 전송된다.
다음에 상기 데이타 열선 DQn, BDQn을 선택하기 위한 회로에 대하여 설명한다.
제5도에 재차 각 셀어레이의 관계를 도시한다. 도면중에 K=0∼17은 265K비트의 셀어레이를 나타내고 P=0∼18은 각 셀어레이 사이의 번호를 나타내고 있다. 전술한 바와 같이 이 셀어레이 사이에는 센스앰프, 데이타 열선, 데이타 열선과 비트선이나 스페어 비트선을 접속하는 복수의 트랜지스터가 배치되어 있다.
제6도는 제5도에 사선으로 도시한 부분을 확대하여 제시하고 있다. 셀어레이 K14∼K17의 양측에는 상기 데이타 열선 DQnij, BDQnij(i=14∼18, j=0,1)가 배설되어 있다. 이들 데이타 열선 DQnij, BDQnij는 각 셀어레이 사이에 배설된 한쌍의 데이타 열선 증폭회로 DQB, DQB에 접속되어 있다. 이들 데이타 열선 증폭회로 DQB, DQB에는, 데이타 열선 증폭회로 DQB, DQB를 선택적으로 제어하는 데이타 열선 제어회로 DBS가 각각 접속되어 있다. 상기 데이타 열선 증폭회로 DQB, DQB는 데이타 열선 제어회로 DBS의 제어에 따라서 데이타의 기록시 및 독출시에 데이타 열선 DQnij, BDQnij를 리드·라이트선 RWDn1, BRWDn1(1=0∼5)에 선택적으로 접속한다.
즉, 셀어레이 간(間) P=14에 배설된 한쌍의 데이타 열선 증폭회로 DQB, DQB는 데이타 열선 DQn140, BDQn140, DQn141, BDQn141을 리드·라이트선 RWDn0, RBWDn0, RWDn2, BRWDn2에 각각 접속한다. 셀어레이 간 P=15에 배설된 한쌍의 데이타 열선 증폭회로 DQB, DQB는 데이타 열선 DQn150, BDQn150, DQn151, BDQn151을 리드·라이트선 RWDn1, BRWDn1, RWDn3, BRWDn3에 각각 접속한다. 셀어레이간 P=16에 배설된 한쌍의 데이타 열선 증폭회로 DQB, DQB는 데이타 열선 DQn160, BDQn160, DQn161, BDQn161을 리드·라이트선 RWDn4, BRWDn4, RWDn5, BRWDn5에 각각 접속한다. 셀어레이 간 P=17에 배설된 한쌍의 데이타 열선 증폭회로 DQB, DQB는 데이타 열선 DQn170, BDQn170, DQn171, BDQn171을 리드·라이트선 RWDn4, BRWDn4, RWDn5, BRWDn5에 각각 접속한다. 셀어레이 간 P=18에 배설된 한 쌍의 데이타 열선 증폭회로 DQB, DQB는 데이타 열선 DQn180, BDQn180, DQn181, BDQn181을 리드·라이트선 RWDn4, BRWDn4, RWDn5, BRWDn5에 각각 접속한다.
예컨대, ×8, ×9비트의 제품의 경우로서 통상의 셀어레이 K14가 선택되고 또 셀어레이 간 P=14가 선택된 경우, 데이타 열선 증폭회로 DQB, DQB는 데이타 열선 DQn140, BDQn140, DQn141, BDQn141을 리드·라이트선 RWDn0, BRWDn0, RWDn2, BRWDn2에 각각 접속한다. 또 패리티 셀어레이 K16 혹은 K17이 선택되었을 경우 열선 증폭회로 DBS가 패리티 셀어레이 K16 혹은 K17의 양측의 어느 데이타 열선 증폭회로 DQB, DQB를 동작시키고 데이타 열선을 리드·라이트선 RWDn4, BRWDn4, RWDn5, BRWDn5에 각각 접속한다.
한쌍의 데이타 열선 증폭회로 DQB, DQB 및 데이타 열선 제어회로 DBS는 모두 동일한 구성이기 때문에 셀어레이 간 P=14에 배설되어 있는 데이타 열선 증폭회로 DQB(12a), DQB(12b) 및 데이타 열선 제어회로 DBS(12c)를 예로하여 그 구성에 대하여 설명한다.
제7도, 제8도는 데이타 열선 제어회로 DBS를 도시한 것이다.
제7도는 선택된 셀어레이의 좌우에 설치된 데이타 열선 증폭회로 DQB, DQB를 활성화하는 활성화신호 BDBSP를 생성하는 회로이다. 활성화신호 BDBSP는 좌우 선택신호 DBSCKN-A1, DBSCKN-B2, 어드레스에 따라 만들어진 셀어레이 선택신호 A9CA8CL-A2, A9CA8Cl-B2, 이퀄라이즈 신호 BEQLA, BEQLB의 조합에 의하여 결정된다. 이조합은 낸드회로 ND4, ND5, 노어회로 NR11, NR12, NR13으로 이루어지는 조합회로에 의하여 결정되고 노어회로 NR13에서 활성화신호 BDBSP가 출력된다.
제8도는 기록신호 BWGTP, 독출동작 허가신호 QBTR, 데이타 열선의 데이타를 리드·라이트선 RWDn1, BRWDn1에 전송을 허가하는 전송허가신호 BQBLKP, 래치신호 BQLTCP를 생성하는 회로이다.
이회로는 상기 활성화신호 BDBSP 및 기록시와 독출시의 동작을 설정하는 설정신호 BQDRVLN(기록시 로우레벨, 독출시 하이레벨), 데이타 열선의 프리챠지신호 CEQP에 의하여 상기 각신호를 생성하는 것이고, 설정신호 BQDRVLN 및 활성화신호 BDBSP는 노어회로 NR10의 입력단에 공급된다. 노어회로 NR10의 출력단에는 인버터회로(15)가 접속되어 있고 이 인버터회로(15)의 출력단에서 상기 기록신호 BWGTP가 출력된다.
상기 활성화신호 BDBSP는 인버터회로(16)를 통하여 낸드회로 ND1의 한쪽 입력단에 공급된다. 이 낸드회로 ND1의 다른쪽 입력단에는 상기 활성화신호 QSELN가 공급되고 있다. 이 낸드회로 ND1의 출력단은 인버터회로(17)을 통하여 낸드회로 ND3의 한쪽 입력단에 접속되어 있다. 이 낸드회로 ND3의 다른쪽 입력단에는 상기 인버터회로(15)의 출력단이 접속되어 있다. 이 낸드회로 ND3의 출력단으로 부터 상기 전송허가신호 BQBLKP가 출력된다. 이 낸드회로 ND3의 출력단은 낸드회로 ND2의 한쪽 입력단에 접속되어 있다. 이 낸드회로 ND2의 다른쪽 입력단자에는 상기 인버터회로(15)의 출력단이 접속되어 있다. 이 낸드회로 ND2의 출력단으로 부터는 상기 독출동작허가 신호 QBTR가 출력된다.
또 제1의 전원(도면중 동그라미 표는 Vcc), 제2의 전원(제3도중 3각표는 Vss)상호간에는 P 채널 트랜지스터 PT37, N 채널 트랜지스터 NT17, NT18의 전류통로가 직렬로 접속되어 있다. 상기 P 채널 트랜지스터 PT37, N 채널 트랜지스터 NT17의 게이트에는 상기 프리챠지 신호 CEQP가 공급되고 N 채널 트랜지스터 NT18의 게이트에는 상기 인버터회로(17)의 출력신호가 공급되고 있다. 상기 P 채널 트랜지스터 PT37, N 채널 트랜지스터 NT17의 상호 접속점으로 부터는 상기 래치신호 BOLTCP가 출력된다.
제9도는 데이타 열선 증폭회로 DQB(12a)를 나타내고, 제10도는 데이타 열선 증폭회로 DQB(12b)를 나타내고 있다. 데이타 열선 증폭회로(12a)와 (12b)는 동일 구성이기 때문에 데이타 열선 증폭회로(12a)에 대해서만 설명하고 데이타 열선 증폭회로(12b)는 설명을 생략한다.
제9도에 있어서, 제1, 제2의 전원의 상호간에는 P 채널 트랜지스터 PT1, PT2, N 채널 트랜지스터 NT1의 전류통로가 직렬 접속되어 있다. P 채널 트랜지스터 PT1의 게이트에는 상기 데이타 열선 제어회로 DBS에서 공급되는 상기 활성화신호 BDBSP가 공급되고 있다. 상기 데이타 열선 제어회로 DBS에서 공급되는 기록신호 BWGTP 및 리드·라이트선 RWDn1의 신호는 노어회로 NR1의 입력단에 공급되고 있다. 이 노어회로 NR1의 출력단은 상기 P 채널 트랜지스터 PT2, N 채널 트랜지스터 NT1의 게이트에 접속되어 있다. 이들 P 채널 트랜지스터 PT2, N 채널 트랜지스터 NT1의 공통접속점은 데이타 열선 DQn0에 접속되어 있다.
제1, 제2의 전원 상호간에는 P 채널 트랜지스터 PT8, PT9, N 채널 트랜지스터 NT2의 전류통로가 직렬 접속되어 있다. P 채널 트랜지스터 PT8의 게이트에는 상기 활성화신호 BDBSP가 공급되어 있다. 상기 기록신호 BWGTP 및 리드·라이트선 BRWDn1의 신호는 노어회로 NR2의 입력단에 공급되고 있다. 이 노어회로 NR2의 출력단은 상기 P 채널 트랜지스터 PT9, N 채널 트랜지스터 NT2의 게이트에 접속되어 있다. 이들 P 채널 트랜지스터 PT9, N 채널 트랜지스터 NT2의 공통접속점은 데이타 열선 BDQn0에 접속되어 있다.
데이타 열선 DQn0, BDQn0의 상호간에는 프리챠지 회로를 구성하는 P 채널 트랜지스터 PT3, PT4, PT5가 설치되어 있다. 상기 P 채널 트랜지스터 PT3의 전류통로는 제1의 전원과 데이타 열선 DQn0의 상호간에 접속되고 상기 P 채널 트랜지스터 PT4의 전류통로는 제1의 전원과 데이타 열선 BDQn0의 상호간에 접속되며 상기 P 채널 트랜지스터 PT5의 전류통로는 데이타 열선 DQn0과 데이타 열선 BDQn0의 상호간에 접속되어 있다. 이들 P 채널 트랜지스터 PT3, PT4, PT5의 게이트에는 상기 프리챠지 신호 CEQP가 공급되고 있다.
상기 제1의 전원과 데이타 열선 BDQn0의 상호간에는 P 채널 트랜지스터 PT6의 전류통로가 접속되어 있다. 상기 노어회로 NR1의 출력단은 인버터회로(I1)를 통하여 상기 P 채널 트랜지스터 PT6의 게이트에 접속되어 있다. 또 상기 제1의 전원과 데이타 열선 DQn0의 상호간에는 P 채널 트랜지스터 PT7의 전류통로가 접속되어 있다. 상기 노어회로 NR2의 출력단은 인버터회로(I2)를 통하여 상기 P 채널 트랜지스터 PT7이 게이트에 접속되어 있다.
상기 데이타 열선 DQn0과 데이타 열선 BDQn0에는 P 채널 트랜지스터 PT10, PT11의 전류통로가 접속되어 있다. 이들 P 채널 트랜지스터 PT10, PT11의 게이트에는 상기 데이타 열선 제어회로 DBS에서 출력되는 독출동작 허가신호 QBTR가 공급되고 있다. 이 독출동작 허가신호 QBTR는 데이타 독출시에는 로우레벨이 된다.
또 상기 P 채널 트랜지스터 PT10, PT11의 전류통로가 접속된 데이타 열선 DQn0', BDQn0'의 상호간에는 프리챠지 회로를 구성하는 P 채널 트랜지스터 PT12, PT13, PT14가 설치되어 있다. 상기 P 채널 트랜지스터 PT12의 전류통로는 제1의 전원과 데이타 열선 DQn0'의 상호간에 접속되고, 상기 P 채널 트랜지스터 PT13의 전류통로는 제1의 전원과 데이타 열선 BDQn0'의 상호간에 접속되고, 상기 P 채널 트랜지스터 PT14의 전류통로는 데이타 열선 DQn0'과 데이타 열선 BDQn0'의 상호간에 접속되어 있다. 이들 P 채널 트랜지스터 PT12, PT13, PT14의 게이트에는 상기 프리챠지 신호 CEQP가 공급되고 있다.
또한 데이타 열선 DQn0', BDQn0'의 상호간에는 증폭기 AMP를 구성하는 P 채널 트랜지스터 PT15∼PT18, N 채널 트랜지스터 NT13, NT14가 설치되어 있다. 제1의 전원과 상기 데이타 열선 제어회로 DBS에서 공급되는 래치신호 BQTCP의 입력단과의 상호간에는 P 채널 트랜지스터 PT15, PT17, N 채널 트랜지스터 NT13의 전류통로가 직렬 접속되는 동시에 P 채널 트랜지스터 PT16, PT18, N 채널 트랜지스터 NT14의 전류통로가 직렬접속되어 있다. P 채널 트랜지스터 PT15, P16의 게이트에는 상기 활성화신호 BDBSP가 공급되고 있다. P 채널 트랜지스터 PT17, N 채널 트랜지스터 NT13의 공통 접속점은 데이타 열선 DQn0'에 접속되고 P 채널 트랜지스터 PT17, N 채널 트랜지스터 NT13의 게이트는 데이타 열선 BDQn0'에 접속되어 있다. P 채널 트랜지스터 PT18, N 채널 트랜지스터 NT14의 공통접속점은 데이타 열선 BDQn0'에 접속되고 P 채널 트랜지스터 PT18, N 채널 트랜지스터 NT14의 게이트는 데이타 열선 DQn0'에 접속되고 있다.
또 데이타 열선 DQn0'은 노어회로 NR3의 한편 입력단에 접속되고 데이타 열선 BDQn0'은 노어회로 NR4이 한쪽 입력단에 접속되어 있다. 이들 노어회로 NR3, NR4의 다른쪽 입력단은 서로 접속되고 이들 노어회로 NR3, NR4의 다른쪽 입력단에는 상기 데이타 열선 제어회로 DBS에서 출력되는 전송 허가신호 BOBLXP가 공급된다.
상기 노어회로 NR3의 출력단은 N 채널 트랜지스터 NT5의 게이트에 접속되어 있다. 이 N 채널 트랜지스터 NT5의 전류통로는 리드·라이트선 RWDn1과 제2의 전원과의 상호간에 접속되어 있다. 상기 노어회로 NR4의 출력단은 N 채널 트랜지스터 NT6의 게이트에 접속되어 있다. 이 N 채널 트랜지스터 NT6의 전류통로는 리드·라이트선 BRWDn1과 제2의 전원과의 상호간에 접속되어 있다.
상기 노어회로 NR3의 출력단과 제2의 전원의 상호간에는 N 채널 트랜지스터 NT7 전류통로가 접속되어 있다. 이 N 채널 트랜지스터 NT7의 게이트는 상기 노어회로 NR4의 출력단에 접속되어 있다. 상기 노어회로 NR4의 출력단과 제2의 전원의 상호간에는 N 채널 트랜지스터 NT8의 전류통로가 접속되어 있다. 이 N 채널 트랜지스터 NT8의 게이트는 상기 노어회로 NR3의 출력단에 접속되어 있다.
상기 구성에 있어서 데이타를 독출할 경우, 활성화신호 BDBSP가 로우레벨로 되는 동시에 독출동작 허가신호 QBTR에 의하여 P 채널 트랜지스터 PT10, PT11이 도통상태로 된다. 데이타 열선 DQn0, BDQn0의 신호는 증폭기 AMP에 의하여 증폭된 후, 노어회로 NR3, NR4, N 채널 트랜지스터 NT5, NT6을 통하여 리드·라이트선 RWDn1, BRWDn1에 전송된다.
또 데이타를 기록할 경우 활성화신호 BDBSP가 로우레벨로 되는 동시에 독출동작 허가신호 QBTR에 의하여 P 채널 트랜지스터 PT10, PT11이 비도통 상태로 된다. 기록신호 BWGTP는 로우레벨으로 되고 리드·라이트선 RWDn1, BRWDn1의 신호는 노어회로 NR1, NR2에서 출력된다. 노어회로 NR1의 출력신호는 P 채널 트랜지스터 PT2, N 채널 트랜지스터 NT1를 통하여 데이타 열선 DQn0에 공급되고, 노어회로 NR2의 출력신호는 P 채널 트랜지스터 PT9, N 채널 트랜지스터 NT2를 통하여 데이타 열선 BDQn0에 공급된다.
상술한 바와 같이 통상의 셀어레이 K14, K15에서 리드·라이트선 RWDn1, BRWDn1으로 전송된 데이타는 제11도에 보이는 통상의 셀어레이 데이타 독출 스위치 회로를 경유하여 도시를 생략한 통상의 셀어레이용 독출선에 전송되고, 다시 출력회로로 전송되어서 출력된다. 동일하게 패리티 셀어레이 K16, K17에서 리드·라이트선 RWDn1, BRWDn1에 전송된 데이타는 제12도에 보이는 패리티 셀어레이 데이타 독출 스위치 회로를 경유하여 패리티전용 독출선으로 전송되고, 다시 출력회로에 전송되어서 패리티 I/O에 출력된다. 이들 리드·라이트선 RWDn1, BRWDn1의 데이타를 독출선에 접속하는 스위치의 동작은 후술하는 바와 같이 어드레스 및 ×8/9/16/18을 제어하는 신호에 의하여 제어된다.
제11도는 상기 통상의 셀어레이 데이타 독출스위치 회로를 도시한 것이다. 그리고 리드·라이트선 RWDn1에 설치되는 통상의 셀어레이 데이타 독출스위치 회로는 동일구성이기 때문에 리드·라이트선 RWDn1에 설치되는 셀어레이 데이타 독출스위치 회로의 구성에 대하여 설명한다.
낸드회로 ND6의 입력단에는 어드레스에 대응하여 만들어진 어레이 선택신호 A8R, A9R, A9CA10R, A9CA11R가 공급된다. 이 낸드회로 ND6의 출력단은 노어회로 NR14의 한쪽 입력단에 접속되어 있다. 이 노어회로 NR14의 다른쪽 입력단에는 테스트신호 TEST가 공급되어 있다. 이 테스트신호 TEST는 테스트 모드시에 하이레벨으로 되는 신호이고 통상은 로우레벨이다. 이 노어회로 NR14의 출력단은 스위치 S1, S2를 구성하는 N 채널 트랜지스터 NT19, NR23의 게이트에 접속되는 동시에 인버터회로(I8)를 통하여 스위치 S1, S2를 구성하는 P 채널 트랜지스터 PT38, TP43의 게이트에 접속되어 있다. 스위치 S1를 구성하는 N 채널 트랜지스터 NT19 및 P 채널 트랜지스터 PT38의 전류통로의 일단은 리드·라이트선 RWDn4(BRWDn4)에 접속되고, 타단은 독출선 RDn11(BRDn11)에 접속되어 있다. 스위치 S2를 구성하는 N 채널 트랜지스터 NT23 및 P 채널 트랜지스터 PT43의 전류통로의 일단은 리드·라이트선 RWDn5(BRWDn5)에 접속되고 타단은 독출선 RDn12(BRDn12)에 접속되고 있다.
낸드회로 ND7의 입력단에는 상기 낸드회로 ND6의 출력신호, 어드레스에 대응하여 만들어진 셀어레이 선택신호 A9CA8C, 인버터회로(I10)에 의하여 반전된 테스트신호 TEST가 공급되어 있다. 이 낸드회로 ND7의 출력단은 인버터회로(I9)를 통하여 스위치 S3, S4를 구성하는 N 채널 트랜지스터 NT20, NT24의 게이트에 접속되는 동시에 스위치 S3, S4를 구성하는 P 채널 트랜지스터 PT39, PT44의 게이트에 접속되어 있다. 스위치 S3를 구성하는 N 채널 트랜지스터 NT20 및 P 채널 트랜지스터 PT39의 전류통로의 일단은 리드·라이트선 RWDn0(BRWDn0)에 접속되고 타단은 독출선 RDn11(BRDn11)에 접속되어 있다. 스위치 S4를 구성하는 N 채널 트랜지스터 NT24 및 P 채널 트랜지스터 PT44의 전류통로의 일단은 리드·라이트선 RWDn2(BRWDn2)에 접속되고 타단은 독출선 RDn12(BRDn12)에 접속되고 타단은 독출선 RDn12(BRDn12)에 접속되어 있다.
노어회로 NR15의 입력단에는 테스트신호 TEST, 어느 비트의 제품인가를 식별하기 위한 제품식별신호 ×16 ×18가 공급되어 있다. 이 제품식별신호 ×16 ×18는 제품이 ×16비트, ×18비트의 경우, 하이레벨로 되고, ×18비트, ×9비트인 경우 로우레벨으로 된다.
낸드회로 ND8의 입력단에는 상기 낸드회로 ND6의 출력신호, 어드레스에 대응하여 만들어진 셀어레이 선택회로 A9CA8C, 상기 노어회로 NR15의 출력신호가 공급되어 있다. 이 낸드회로 ND8의 출력단은 인버터회로(I11)를 통하여 스위치 S5, S6를 구성하는 N 채널 트랜지스터 NT21, NT25의 게이트에 접속되는 동시에, 스위치 S5, S6를 구성하는 P 채널 트랜지스터 PT40, PT45의 게이트에 접속되어 있다. 스위치 S5를 구성하는 N 채널 트랜지스터 NT21 및 P 채널 트랜지스터 PT40의 전류통로의 일단은 리드·라이트선 RWDn1(BRWDn1)에 접속되고, 타단은 독출선 RDn11(BRDn11)에 접속되어 있다. 스위치 S6를 구성하는 N 채널 트랜지스터 NT25 및 P 채널 트랜지스터 PT45의 전류통로의 일단은 리드·라이트선 RWDn3(BRWDn3)에 접속되고, 타단은 독출선 RDn12(BRDn12)에 접속되어 있다.
또한 상기 제품식별신호 ×16 ×18는 스위치 S7, S8을 구성하는 N 채널 트랜지스터 NT22, NT26의 게이트에 접속되는 동시에, 인버터회로(I12)를 통하여 스위치 S7, S8을 구성하는 P 채널 트랜지스터 PT41, PT46의 게이트에 접속되어 있다. 스위치 S7을 구성하는 N 채널 트랜지스터 NT22 및 P 채널 트랜지스터 PT41의 전류통로의 일단은 리드·라이트선 RWDn1(BRWDn1)에 접속되고, 타단은 독출선 RDn21(BRDn21)에 접속되어 있다. 스위치 S8을 구성하는 N 채널 트랜지스터 NT26 및 P 채널 트랜지스터 PT46의 전류통로의 일단은 리드·라이트선 RWDn3(BRWDn3)에 접속되고 타단은 독출선 RDn22(BRDn22)에 접속되어 있다. 또 독출선 RDn21(BRDn21)과 제1의 전원의 상호간에는 P 채널 트랜지스터 PT42의 전류통로가 접속되고, 이 P 채널 트랜지스터 PT42의 게이트는 상기 N 채널 트랜지스터 NT22의 게이트에 접속되어 있다. 또 독출선 RDn22(BRDn22)과 제1의 전원의 상호간에는 P 채널 트랜지스터 PT47의 전류통로가 접속되고 이 P 채널 트랜지스터 PT47의 게이트는 상기 N 채널 트랜지스터 NT26의 게이트에 접속되어 있다.
상기 통상의 셀어레이 데이타 독출스위치 회로에 있어서 스위치 S1∼S6는 셀어레이 선택신호 A8R, A9CA10R, A8CA11R, A9CA8C, 제품식별신호 ×16 ×8 및 테스트신호 TEST에 따라서 온·오프되고 스위치 S7, S8은 제품식별신호 ×16 ×18에 따라서 온·오프된다.
예컨대 통상의 셀어레이 K14가 선택되었을 경우 통상의 셀어레이 K14에서 리드·라이트선 RWDn1(BRWDn1)(1=0,1,2,3)에 전송된 데이타는 통상의 셀어레이 데이타 독출스위치 회로에 공급된다. 이 경우 통상의 셀어레이 K14가 선택되어 있기 때문에 낸드회로 ND6의 출력은 하이레벨이 된다. 제품이 ×16비트, ×18비트의 경우, 제품식별신호 ×16 ×18은 하이레벨, 셀어레이 선택신호 A9CA8C도 하이레벨이다. 따라서 스위치 S1, S2, S5, S6은 오프, 스위치 S3, S4, S7, S8은 온이되고 리드·라이트선 RWDn1(BRWDn1)의 데이타는 독출선 RDn11, RDn12, RDn21, RDn22에 각각 전송된다.
또, 제품이 ×8비트, ×9비트의 경우, ×16, ×18은 로우레벨이 되고 셀어레이 선택회로 A9CA8C도 로우레벨이 된다. 따라서, 스위치 S1, S2, S7, S8은 오프, 스위치 S3, S4, S5, S6은 온이되고 리드·라이트선 RWDn1(BRWDn1)의 데이타는 독출선 RDn11, RDn12에 각각 전송된다.
한편 예컨대 통상의 셀어레이 K15가 선택되었을 경우 낸드회로(6)의 출력은 로우레벨이 된다. 제품이 ×16비트, ×18비트의 경우, 제품식별신호 ×16 ×18은 하이레벨이다. 따라서 스위치 S3, S4, S5, S6은 오프, 스위치 S1, S2, S7, S8은 온이되고 리드·라이트선 RWDn4(BRWDn4), RWDn5(BRWDn5)의 데이타는 독출선 RDn11, RDn12에 각각 전송되고, 리드·라이트선 RWDn1(BRWDn1), RWDn3(BRWDn3)의 데이타는 독출선 RDn21, RDn22에 각각 전송된다.
통상의 셀어레이 K15가 선택되었을 경우로, 제품이 ×8비트, ×9비트, 또 셀어레이 상호간 P=15가 선택되었을 경우 낸드회로 ND6의 출력은 하이레벨 되고 스위치 S1, S2, S3, S4, S7, S8은 오프 스위치 S5, S6은 온이된다. 따라서 리드·라이트선 RWDn1(BRWDn1), RWDn3(BRWDn3)의 데이타는 독출선 RDn11, RDn12으로 각각 전송된다.
또 통상의 셀어레이 K15가 선택된 경우에 제품이 ×8비트, ×9비트 다시 셀어레이 상호간 P=16이 선택된 경우 낸드회로 ND6의 출력은 로우레벨이 되고, 스위치 S3, S4, S5, S6, S7, S8은 오프, 스위치 S1, S2는 온이 되고 리드·라이트선 RWDn4(BRWDn4), RWDn5(BRWDn5)의 데이타는 독출선 RDn11, RDn12에 각각 전송된다.
제12도는 패리티 셀어레이 데이타 독출스위치 회로를 나타내는 것이다.
낸드회로 ND9의 입력단에는 셀어레이 선택신호 #-1, #-2, 셀어레이 선택신호 A9CA8C가 공급되고 있다. 상기 셀어레이 선택신호 #-1은 예컨대 BA9R이고, 셀어레이 선택신호 #-2는 예컨대 BA8CA11R이다. 상기 낸드회로 ND9의 출력단은 노어회로 NR16의 한쪽입력단에 접속되고, 이 노어회로 NR16의 다른쪽 입력단에는 상기 테스트신호 TEST가 공급되고 있다. 이 노어회로 NR16의 출력단은 스위치 S9를 구성하는 N 채널 트랜지스터 NT27의 게이트에 접속되는 동시에 인버터회로(I13)를 통하여 스위치 S9를 구성하는 P 채널 트랜지스터 PT48의 게이트에 접속되어 있다. 스위치 S9를 구성하는 N 채널 트랜지스터 NT27 및 P 채널 트랜지스터 PT48의 전류통로의 일단은 리드·라이트선 RWDn4에 접속되고, 타단은 패리티 전용독출선 RD8에 접속되어 있다.
낸드회로 ND10의 입력단에는 셀어레이 선택신호 #-1, #-2, 제품식별신호 ×16 ×18가 공급되고 있다. 이 낸드회로 ND10의 출력단은 인버터회로(I14)를 통하여 S10을 구성하는 N 채널 트랜지스터 NT28의 게이트에 접속되는 동시에 스위치 S10을 구성하는 P 채널 트랜지스터 PT49의 게이트에 접속되어 있다. 스위치 S10을 구성하는 N 채널 트랜지스터 NT28 및 P 채널 트랜지스터 PT49의 전류통로의 일단은, 리드·라이트선 RWDn5에 접속되고 타단은 패리티전용 독출선 RD9에 접속되어 있다.
낸드회로 ND11의 입력단에는 셀어레이 선택신호 #-1, #-2, 셀어레이 선택신호 BA9CA8C가 공급되고 있다. 상기 낸드회로 ND11의 출력단은 노어회로 NR17의 입력단에 접속되어 있다. 이 노어회로 NR17의 입력단에는 다시 상기 테스트신호 TEST 및 제품식별신호 ×16 ×18이 공급되어 있다. 이 노어회로 NR17의 출력단은 스위치 S11을 구성하는 N 채널 트랜지스터 NT29의 게이트에 접속되는 동시에 인버터회로(I15)를 통하여 스위치 S11을 구성하는 P 채널 트랜지스터 PT50의 게이트에 접속되어 있다. 스위치 S11을 구성하는 N 채널 트랜지스터 NT29 및 P 채널 트랜지스터 PT50의 전류통로의 일단은, 리드·라이트선 RWDn5에 접속되고, 타단은 패리티 전용독출선 RD8에 접속되어 있다.
낸드회로 ND12의 입력단에는 상기 셀어레이 선택신호 #-1, #-2, 셀어레이 선택신호 A9CA8C가 공급되고 있다. 이 낸드회로 ND12의 출력단은 노어회로 NR18의 한쪽 입력단에 접속되고, 이 노어회로 NR18의 다른쪽 입력단에는 상기 테스트신호에 TEST가 공급되어 있다. 이 노어회로 NR18의 출력단은 스위치 S12를 구성하는 N 채널 트랜지스터 NT30의 게이트에 접속되는 동시에 인버터회로(I16)를 통하여 스위치 S12를 구성하는 P 채널 트랜지스터 PT51의 게이트에 접속되어 있다. 스위치 S12를 구성하는 N 채널 트랜지스터 NT30 및 P 채널 트랜지스터 PT51의 전류통로의 일단은, 리드·라이트선 RWDn4에 접속되고, 타단은 패리티 전용독출선 RD8에 접속되어 있다.
낸드회로 ND13의 입력단에는 상기 셀어레이 선택신호 #-1, #-2, 제품식별신호 ×16 ×18가 공급되어 있다. 이 낸드회로 ND13의 출력단은 인버터회로(I17)을 통하여 S13을 구성하는 N 채널 트랜지스터 NT31의 게이트에 접속되는 동시에 스위치 S13을 구성하는 P 채널 트랜지스터 PT52의 게이트에 접속되어 있다. 스위치 S13을 구성하는 N 채널 트랜지스터 NT31 및 P 채널 트랜지스터 PT52의 전류통로의 일단은 리드·라이트선 RWDn4에 접속되고, 타단은 패리티전용 독출선 BRD9에 접속되어 있다.
낸드회로 ND14의 입력단에는 상기 셀어레이 선택신호 #-1, #-2, 셀어레이 선택신호 BA9CA8C가 공급되고 있다. 상기 낸드회로 ND14의 출력단은 노어회로 NR19의 입력단에 접속되어 있다. 이 노어회로 NR19의 입력단에는 다시 상기 테스트신호 TEST 및 제품식별신호 ×16 ×18가 공급되고 있다. 이 노어회로 NR19의 출력단은 스위치 S14를 구성하는 N 채널 트랜지스터 NT32의 게이트에 접속되는 동시에 인버터회로(I18)를 통하여 스위치 S14를 구성하는 P 채널 트랜지스터 PT53의 게이트에 접속되어 있다. 스위치 S14를 구성하는 N 채널 트랜지스터 NT32 및 P 채널 트랜지스터 PT53의 전원통로의 일단은, 리드·라이트선 BRWDn5에 접속되고, 타단은 패리티전용 독출선 BRD8에 접속되어 있다.
상기 패리티전용 독출선 RD9와 제1의 전원의 상호간에는 P 채널 트랜지스터 PT54의 전류통로가 접속되어 있다. 이 P 채널 트랜지스터 PT54의 게이트에는 제품식별신호 ×16 ×18가 공급되고 있다. 또 상기 패리티전용 독출선 BRD9와 제1의 전원의 상호간에는 P 채널 트랜지스터 PT55의 전류통로가 접속되어 있다. 이 P 채널 트랜지스터 PT55의 게이트에는 제품식별신호 ×16 ×18가 공급되고 있다.
상기 구성에 있어서, 패리티 셀어레이 K16, K17가 선택된 경우, 제12도에 도시한 패리티 셀어레이 독출 스위치 회로를 통하여 리드·라이트선 RWDn4, RWDn5, BRWDn4, BRWDn5의 데이타가 패리티전용 독출선 RD8, RD9, BRD8, BRD9에 전송된다.
예컨대 패리티 셀어레이 K16가 선택되었을 경우에 있어서 제품식별신호 ×16 ×18가 하이레벨의 경우, 리드·라이트선 RWDn4, RWDn5, BRWDn4,BRWDn5의 데이타는 스위치 S9, S10, S12, S13을 통하여 패리티전용 독출선 RD8, RD9, BRD8, BRD9에 전송된다. 또 제품식별신호 ×16 ×18가 로우레벨인 경우, 셀어레이 선택신호 A9CA8C(BA9CA8C)에 따라 스위치 S9, S11, S12, S14의 어느 것인가가 온이되고, 리드·라이트선 RWDn4, RWDn5(BRWDn4,BRWDn5)의 어느것인가의 데이타가 선택되어서 패리티전용 독출선 RD8, RD9(BRD8, BRD9)에 전송된다.
다음에 기록의 경우를 설명한다. 우선 개략적으로 설명한다.
I/O에서 기록된 데이타는 각각 도시를 생략한 데이타 기록회로를 경유하여 데이타선에 전송된다. 데이타선 D에 전송된 데이타중 통상의 셀어레이 기록 데이타는 제13도에 보이는 통상의 셀어레이 기록스위치 회로를 경유하여 통상으로 셀어레이용 기록데이타 선 WD에 전송된다.
동일하게 패리티 셀어레이용의 기록데이타는 제14도에 보이는 패리티 셀어레이 기록스위치 회로를 경유하여 패리티 셀어레이용의 기록데이타 선 WDexn(n=1,2)에 전송된다.
제13도, 제14도에 있어서 데이타선 D의 데이타를 통상의 셀어레이용 기록데이타 선 WD이나 패리티 셀어레이용의 기록데이타 선 WDexn으로 전송하는 스위치 S15∼S28은 어드레스에 대응한 셀어레이 선택신호 및 제품의 종별을 나타내는 제품식별신호 ×16 ×18에 의하여 온/오프 제어된다.
제13도에 도시한 통상의 셀어레이용 기록데이타 선 WD에 전송된 통상의 셀어레이 기록데이타는 제15도에 보이는 통상의 셀어레이용 리드·라이트선 기록회로를 경유하여 리드·라이트선 RWDn1, RWDn1(1=0∼5)으로 전송된다.
동일하게 제14도에 보이는 패리티 셀어레이용의 기록데이타 선 WDexn에 전송된 패리티 셀어레이용 기록데이타는 제16도에 보이는 패리티 셀어레이용 리드·라이트선 기록회로를 경유하여 전술한 리드·라이트선 RWDn1, BRWDn1(1=4,5)에 전송된다. 리드·라이트선 RWDn1, BRWDn1에 각각 전송된 데이타는 독출의 경우와는 반대로 데이타 열선 증폭회로 DQB를 경유하여 데이타 열선 DQn, BDQn, 비트선으로 전송된다.
다음에 각 회로의 구성에 대하여 설명한다.
제13도에 보이는 통상의 셀어레이 기록스위치 회로에 있어서 낸드회로 ND15의 입력단에는 셀어레이 선택신호 A8R, A9R, A9CA10R, A8CA11R이 입력되어 있다. 이 낸드회로 ND15의 출력은 인버터회로(I19)를 통하여 스위치 S15, S16을 구성하는 N 채널 트랜지스터 NT33, NT41의 게이트에 접속되는 동시에 스위치 S15, S16을 구성하는 P 채널 트랜지스터 PT56, PT60의 게이트에 접속되어 있다. 스위치 S15를 구성하는 N 채널 트랜지스터 NT33 및 P 채널 트랜지스터 PT56의 전류통로의 일단은 데이타선 Dn11에 접속되고 타단은 통상의 셀어레이용 기록데이타 선 WDj1에 접속되어 있다. 스위치 S16를 구성하는 N 채널 트랜지스터 NT41 및 P 채널 트랜지스터 PT60의 전류통로의 일단은 데이타선 Dn12에 접속되고 타단은 통상의 셀어레이용 기록데이타 WDj2에 접속되어 있다. 상기 통상의 셀어레이용 기록데이타 선 WDj1과 제2의 전원의 상호간에는 N 채널 트랜지스터 NT37의 전류통로가 접속되고 상기 통상의 셀어레이용 기록데이타 선 WDj2와 제2의 전원의 상호간에는 N 채널 트랜지스터 NT45의 전류통로가 접속되어 있다. 이들 N 채널 트랜지스터 NT37, NT45의 게이트는 상기 낸드회로 ND15의 출력단에 접속되어 있다.
낸드회로 ND16의 입력단에는 낸드회로 ND15의 출력신호 및 셀어레이 선택신호 BA9CA8C가 입력되었다. 이 낸드회로 ND16의 출력단은 인버터회로(I20)를 통과하여 스위치 S17, S18을 구성하는 N 채널 트랜지스터 NT34, NT42의 게이트에 접속되는 동시에 스위치 S17, S18을 구성하는 P 채널 트랜지스터 PT57, PT61의 게이트에 접속되어 있다. 스위치 S17을 구성하는 N 채널 트랜지스터 NT34 및 P 채널 트랜지스터 PT57의 전류통로의 일단은 데이타선 Dn11에 접속되고 타단은 셀어레이용 기록데이타 선 WDK1에 접속되어 있다. 스위치 S18을 구성하는 N 채널 트랜지스터 NT42 및 P 채널 트랜지스터 PT61의 전류통로의 일단은 데이타선 Dn12에 접속되고 타단은 통상의 셀어레이용 기록데이타 선 WDk2에 접속되어 있다. 상기 통상의 셀어레이용 기록데이타 선 WDk1과 제2의 전원의 상호간에는 N 채널 트랜지스터 NT38의 전류통로가 접속되고, 상기 통상의 셀어레이용 기록데이타 선 WDk2와 제2의 전원의 상호간에는 N 채널 트랜지스터 NT46의 전류통로가 접속되어 있다. 이들 N 채널 트랜지스터 NT38, NT46의 게이트는 상기 낸드회로 ND16의 출력단에 접속되어 있다.
오어회로 OR의 입력단에는 테스트신호 TEST 및 상기 낸드회로 ND15의 출력신호가 공급되고 있다. 낸드회로 ND17의 입력단에는 상기 오어회로 OR의 출력신호, 셀어레이 선택회로 A9CA8C 및 인버터회로(I22)에 의하여 반전된 제품식별신호 ×16 ×18가 입력되어 있다. 이 낸드회로 ND17의 출력단은 인버터회로(I21)를 통하여 스위치 S19, S20을 구성하는 N 채널 트랜지스터 NT35, NT43의 게이트에 접속되는 동시에 스위치 S19, S20을 구성하는 P 채널 트랜지스터 PT58, PT62의 게이트에 접속되어 있다. 스위치 S19를 구성하는 N 채널 트랜지스터 NT35 및 P 채널 트랜지스터 PT58의 전류통로의 일단은 데이타 선 Dn11에 접속되고, 타단은 통상의 셀어레이용 기록데이타 선 WD11에 접속되어 있다. 스위치 S20을 구성하는 N 채널 트랜지스터 NT43 및 P 채널 트랜지스터 PT62의 전류통로의 일단은 데이타선 DN12에 접속되고, 타단은 통상의 셀어레이용 기록데이타 선 WD12에 접속되어 있다. 상기 통상의 셀어레이용 기록데이타 선 WD11과 제2의 전원의 상호간에는 N 채널 트랜지스터 NT39, NT40의 전류통로가 접속되고 상기 통상의 셀어레이용 기록데이타 선 WD12와 제2의 전원의 상호간에는 N 채널 트랜지스터 NT47, NT48의 전류통로가 접속되어 있다. 이들 N 채널 트랜지스터 NT39, NT47의 게이트는 상기 낸드회로 ND17의 출력단에 접속되고 N 채널 트랜지스터 NT40, NT48의 게이트는 상기 인버터회로(I22)의 출력단에 접속되어 있다.
스위치 S21, S22를 구성하는 N 채널 트랜지스터 NT36, NT44의 게이트에는 상기 제품식별신호 ×16 ×18이 입력되어 있다. 스위치 S21, S22를 구성하는 P 채널 트랜지스터 PT59, PT63의 게이트에는 인버터회로(I22)에 의하여 반전된 제품식별신호 ×16 ×18이 입력되어 있다. 스위치 S21를 구성하는 N 채널 트랜지스터 NT36 및 P 채널 트랜지스터 PT59의 전류통로의 일단은 데이타선 Dn21에 접속되고 타단은 통상의 셀어레이용 기록데이타 선 WD11에 접속되어 있다. 스위치 S22를 구성하는 N 채널 트랜지스터 NT44 및 P 채널 트랜지스터 PT63의 전류통로의 일단은 데이타선 Dn22에 접속되고 타단은 통상의 셀어레이용 기록데이타 선 WD12에 접속되어 있다.
제14도에 보이는 패리티 셀어레이 기록스위치 회로에 있어서 스위치 S23, S24를 구성하는 N 채널 트랜지스터 NT49, NT50의 게이트에는 제품식별신호 ×16 ×18이 입력되어 있다. 스위치 S23, S24를 구성하는 P 채널 트랜지스터 PT64, PT65의 게이트에는 인버터회로(I23)에 의하여 반전된 제품식별신호 ×16 ×18가 입력되어 있다. 스위치 S23을 구성하는 N 채널 트랜지스터 NT49 및 P 채널 트랜지스터 PT64의 전류통로의 일단은 데이타선 D9에 접속되고 타단은 패리티 셀어레이 기록데이타 선 WDex1에 접속되어 있다. 스위치 S24를 구성하는 N 채널 트랜지스터 NT50 및 P 채널 트랜지스터 PT65의 전류통로의 일단은 데이타선 BD9에 접속되고 타단은 패리티 셀어레이용 기록데이타 선 BWDex1에 접속되어 있다.
스위치 S25, S26을 구성하는 N 채널 트랜지스터 NT51, NT52의 게이트에는 인버터회로 (I24)에 의하여 반전된 제품식별신호 ×16 ×18가 입력되어 있다. 스위치 S25, S26를 구성하는 P 채널 트랜지스터 PT66, PT67의 게이트에는 제품식별신호 ×16 ×18가 입력되어 있다. 스위치 S25를 구성하는 N 채널 트랜지스터 NT51 및 P채널 트랜지스터 PT66의 전류통로의 일단은 데이타선 D8에 접속되고 타단은 패리티 셀어레이용 기록데이타 선 WDex1에 접속되어 있다. 스위치 S26을 구성하는 N 채널 트랜지스터 NT52 및 P 채널 트랜지스터 PT67의 전류통로의 일단은 데이타선 BD8에 접속되고 타단은 패리티 셀어레이용 기록데이타선 BWDexn1에 접속되어 있다.
스위치 S27, S28을 구성하는 N 채널 트랜지스터 NT53, NT54의 게이트에는 제1의 전원이 공급되고 있다. 스위치 S27, S28을 구성하는 P 채널 트랜지스터 PT68, PT69의 게이트에는 제2의 전원이 공급되고 있다. 스위치 S27를 구성하는 N 채널 트랜지스터 NT53 및 P 채널 트랜지스터 PT68의 전류통로의 일단은 데이타선 D8에 접속되고 타단은 패리티 셀어레이용 기록데이타 선 WDex2에 접속되어 있다. 스위치 S28을 구성하는 N 채널 트랜지스터 NT54 및 P 채널 트랜지스터 PT69의 전류통로의 일단은 데이타선 BD8에 접속되고, 타단은 패리티 셀어레이용 기록데이타 선 BWDex2에 접속되어 있다.
제15도에 보이는 통상의 셀어레이용 리드·라이트선 기록회로는 제13도에 보이는 각 통상의 셀어레이용 기록데이타 선 WDj1∼Wd12와 리드·라이트선 RWDn, BRWDn1(1=0∼5)에 접속되는 것이고 제15도는 그중의 하나를 대표하여 도시하고 있다.
제15도에 있어서 통상의 셀어레이용 기록데이타 선 BWDj, WDj는 인버터회로 (125)(126)을 통하여 P 채널 트랜지스터 PT70, PT71의 게이트에 각각 접속되어 있따. 또 통상의 셀어레이용 기록데이타 선 BWDj은 N 채널 트랜지스터 NT56의 게이트에 접속되고 통상의 셀어레이용 기록데이타 선 WDj은 N 채널 트랜지스터 NT55의 게이트에 접속되어 있다. 상기 P 채널 트랜지스터 PT70과 N 채널 트랜지스터 NT55는 제1, 제2의 전원의 상호간에 직렬 접속하고 이들 트랜지스터 PT70와 NT55의 공통 접속점은 리드·라이트선 BRWDn1(1=0∼5)에 접속되어 있다. 상기 P 채널 트랜지스터 PT71과 N 채널 트랜지스터 NT56은 제1, 제2의 전원의 상호간에 직렬 접속되고 이들 트랜지스터 PT71과 NT56의 공통 접속점은 리드·라이트선 RWDn1(1=0∼5)에 접속되어 있다.
제16도에 보이는 패리티 셀어레이용 리드·라이트선 기록회로는 제14도에 보이는 각 패리티 셀어레이용 기록데이타 선 WDex1∼WDex2와 리드·라이트선 RWDn1, BRWDn1(1=4,5)에 접속되는 것이고 제16도는 패리티 셀어레이용 기록데이타 선 WDex1만을 나타내고 WDex2에 대하여는 생략하고 있다.
제16도에 있어서 낸드회로 ND18의 입력단에는 셀어레이 선택신호 #-1, A9CA8C, #-2가 입력되어 있다. 이 낸드회로 ND18의 출력단은 인버터회로(I28)를 통하여 낸드회로 ND19, ND20의 한쪽 입력단에 접속되어 있다. 이들 낸드회로 ND19, ND20의 다른쪽 입력단은 패리티 셀어레이용 기록데이타 선 BWDex1, WDex1이 접속되어 있다. 낸드회로 ND19, ND20의 출력단은 P 채널 트랜지스터 PT72, PT73의 게이트에 각각 접속되어 있다. 또 낸드회로 ND19, ND20의 출력단은 인버터회로(I27,I29)을 통하여 N 채널 트랜지스터 NT58, NT57의 게이트에 각각 접속되어 있다. 상기 P 채널 트랜지스터 PT72와 N 채널 트랜지스터 NT57은 제1, 제2의 전원의 상호간에 직렬 접속되고 이들 트랜지스터 PT72와 NT57의 공통 접속점은 리드·라이트선 BRWDn1(1=4,5)에 접속되어 있다. 상기 P 채널 트랜지스터 PT73과 N 채널 트랜지스터 NT58은 제1, 제2의 전원의 상호간에 직렬 접속되고 이들 트랜지스터 PT73와 NT58이 공통 접속점은 리드·라이트선 RWDn1(1=4,5)에 접속되어 있다.
상기 구성에 있어서 통상의 셀어레이용 기록데이타를 통상의 셀어레이 K14에 기록하는 경우에 대하여 설명한다. 먼저 제품이 ×16비트, ×18비트의 경우 제13도에 보이는 통상의 셀어레이 기록스위치 회로에 있어서 제품식별신호 ×16 ×18는 하이레벨, 낸드회로 ND15의 출력신호는 하이레벨이 된다. 이 때문에 스위치 S15, S16, S19, S20은 오프상태, S17, S18, S21, S22는 온상태로 된다. 따라서 데이타선 Dn11, Dn12, Dn21, Dn22에 전송된 데이타는 각각 통상의 셀어레이용 기록데이타 선 WDK1, WD11, WDK2, WD12에 전송된다. 이 통상의 셀어레이용 기록데이타 선 WDK1, WD11, WDK2, WD12에 전송된 데이타는, 제15도에 보이는 통상의 셀용 리드·라이트선 기록회로를 통하여 리드·라이트선 RWDn1, BRWDn1(1=0∼3)에 기록된다. 이 리드·라이트선 RWDn1, BRWDn1(1=0∼3)에 기록된 데이타는 통상의 셀어레이 K14의 좌우에 배치된 데이타 열선 증폭회로 DQB를 통하여 데이타 열선 DQn, 비트선으로 전송된다.
또 제품이 ×8비트, ×9비트의 경우 제13도에 도시한 통상의 셀어레이 기록스위치 회로는 다시 셀어레이 선택신호 A9CA8C(BA9CA8C)의 상태에 의하여 데이타선 Dn11, Dn12의 데이타가 통상의 셀어레이용 기록 데이타 선 WDK1, WD11의 어느 하나에, WDK2, WD12의 어느 하나에 전송된다. 예컨대 셀어레이 선택신호 A9CA8C가 하이레벨의 경우 데이타선 Dn11, Dn12의 데이타는 통상의 셀어레이용 기록데이타 선 WD11, WD12에 전송된다. 이 통상의 셀어레이용 기록데이타 선 WD11, WD12에 전송된 데이타는 전술한 바와 같이 리드·라이트선 RWDn1, BRWDn1(1=0∼3), 데이타 열선 증폭회로 DQB를 통하여 데이타 열선 DQn, 비트선으로 전송된다.
다음에 통상의 셀어레이용 기록데이트를 통상의 셀어레이 K15에 기록하는 경우에 대하여 설명한다. 먼저 제품이 ×16비트, ×18비트의 경우 제13도에 도시한 통상의 셀어레이 기록스위치 회로에 있어서 제품식별신호 ×16 ×18은 하이레벨, 낸드 회로, ND15의 출력신호는 로우레벨이 된다. 이 때문에 데이타선 Dn11, Dn12, Dn21, Dn22에 전송된 데이타는 각각 통상의 셀어레이용 기록데이타 선 WDj1, WD11, WDj2, WD12에 전송되고 다시 제15도에 도시한 통상의 셀어레이용 리드·라이트선 기록회로를 통하여 리드·라이트선 RWDn1, BRWDn1(1=1,3,4,5)에 기록된다. 이 리드·라이트선 RWDn1, BRWDn1(1=1,3,4,5)에 기록된 데이타는 통상의 셀어레이 K15의 좌우에 배치된 데이타 열선 증폭회로 DQB를 통하여 데이타 열선 DQn, 비트 선으로 전송된다.
또, 제품이 ×8비트, ×9비트의 경우로서, 셀어레이 상호간 P=15로의 기록이 선택된 경우, 제13도에 도시한 통상의 셀어레이 기록스위치 회로에 있어서 낸드회로 ND15의 출력신호는 하이레벨을 유지하고, 또 셀어레이 선택신호 A9CA8C도 하이레벨을 유지한다. 이 때문에 데이타 선 Dn11, Dn12의 데이타는 통상의 셀어레이용 기록데이타 선 WD11, WD12에 전송되고 다시 제15도에 보이는 통상의 셀어레이용 리드·라이트선 기록회로를 통하여 리드·라이트선 RWDn1, BRWDn1(1=1,3)에 기록된다. 이 리드·라이트선 RWDn1, BRWDn1(1=1,3)에 기록된 데이타는 셀어레이 상호간 P=15에 배치된 데이타 열선 증폭회로 DQB를 통하여 데이타 열선 DQn, 비트선으로 전송된다.
또 제품이 ×8비트, ×9비트의 경우로서, 셀어레이 상호간 P=16으로의 기록이 선택된 경우, 제13도에 보이는 통상의 셀어레이 기록스위치 회로에 있어서 낸드회로 ND15의 출력신호는 로우레벨이 된다. 이 때문에 15도에 보이는 통상의 셀어레이용 리드·라이트선 기록회로를 통하여 리드·라이트선 RWDn1, BRWDn1(1=4,5)에 기록된다. 이 리드·라이트선 RWDn1, BRWDn1(1=4,5)에 기록된 데이타는 셀어레이 상호간에 P=16에 배치된 데이타 열선 증폭회로 DQB를 통하여 데이타 열선 DQn, 비트선으로 전송된다.
다음에 패리티 셀어레이용 기록데이타를 패리티 셀어레이 K16에 기록하는 경우에 대하여 설명한다. 먼저 제품이 ×16비트, ×18비트의 경우, 제14도에 보이는 패리티 셀어레이 기록스위치 회로에 있어서 제품식별신호 ×16×18은 하이레벨이고, 패리티 셀어레이용 기록데이타는, 데이타선 D8, D9(BD8, BD9)를 지나서 패리티 셀어레이용 기록데이타 선 WEex2, WDex1(BWDex2, BWDeX1)로 전송된다. 이 전송된 데이타는 다시 제16도에 보이는 패리티 셀어레이용 리드·라이트선 RWDn1, BRWDn1(1=4,5)에 기록된 데이타는 어드레스에 따라서 선택된 P=16 또는 P=17의 어디엔가에 배치된 데이타 열선 증폭회로 DQB를 통하여 데이타 열선 DQn, 비트선으로 전송된다.
또 제품이 ×8비트, ×9비트의 경우 제14도에 도시한 패리티 셀어레이 기록스위치 회로에 있어서 제품식별신호 ×16×18은 로우레벨이고 데이타선 D8의 데이타는 패리티 셀어레이용 기록데이타 선 WDex2, WDex1(BWDex2, BWDeX1)으로 전송된다. 어드레스에 따라서 P=16, P=17에 배치된 4개의 데이타 열선 증폭회로 DQB중의 하나가 선택되므로 상기 패리티 셀어레이용 기록데이타선 WDex2, WDex1(BWDex2, BWDeX1)로 전송된 데이타는 제16도에 도시한 패리티 셀어레이용 리드·라이트선 RWD15(BRWD15)에 접속된 데이타 열선 증폭회로 DQB가 선택되면 제16도에 보이는 패리티 셀어레이용 리드·라이트선 RWD15(BRWD15)에 접속된 데이타 열선 증폭회로 DQB가 선택되면 제16도에 보이는 패리티 셀어레이용 리드·라이트선 기록회로를 통하여 리드·라이트선 RWDn1, BRWDn1(1=4,5)에 기록된다. 예컨대 P=16의 리드·라이트선 RWD15(BRWD15)에 접속된 데이타 열선 증폭회로 DQB가 선택되면 제16도에 보이는 패리티 셀어레이용 리드·라이트선 기록용 회로의 셀어레이 선택신호 A9CA8C가 하이레벨이 되고 패리티 셀어레이용 기록데이타 선 WDex1의 데이타가 리드·라이트선 RWDn5(BRWDn5)에 기록된다. 또 제16도에 도시한 패리티 셀어레이용 리드·라이트선 기록회로의 셀어레이 신호 A9CA8C가 로우레벨일 경우는 패리티 셀어레이용 기록 데이타 선 WDex2의 데이타가 리드·라이트선 RWDn4(BRWDn4)로 전송된다. 이 전송된 데이타는 대응하는 데이타열선 증폭회로 DQB를 통하여 데이타 열선 DQn, 비트선으로 전송된다.
또한 상기 실시예는 패리티 셀어레이를 제2의 주변회로 112의 좌우에 균등하게 배치한 경우에 대하여 설명하였으나 이에 한정되는 것은 아니고 예컨대 제17도, 제18도에 보이는 바와 같이 제2도의 주변회로 112의 왼쪽 또는 오른쪽의 어느 한쪽에 배치해도 상기와 같은 효과를 얻을 수 있다.
다음에 통상의 셀어레이 NCA와 패리티 셀어레이 PCA의 리프레쉬에 대하여 설명한다. 그리고 설명을 간단화하기 위하여 셀어레이 NCA는 9의 배수로는 되어있지 않다.
제19도는 리프레쉬 회로의 제1의 실시예를 도시한 것인데, 통상의 셀어레이 NCA가 8개, 패리티 셀어레이 PCA가 2개의 경우를 나타내고 있다. 제19도에 있어서 로우어드레스를 유지하는 로우어드레스 버퍼(21)에는 로우·블록·셀렉터 RBS-0∼RBS-9가 접속되어 있다. 이들 로우·블록·셀렉터 RBS-0∼RBS-9에는 로우·디코더 R/D-0∼R/D-9가 접속되어 있다. 이들 로우·디코더 R/D-0∼R/D-9는 통상의 셀어레이 NCA와 패리티 셀어레이 PCA에 각각 접속되어 있다.
또한 리프레쉬 주기를 전환하는 리프레쉬 주기 전환회로(22)는 통상의 셀어레이 NCA에 대응하는 상기 로우·블록·셀렉터 RBS-0∼RBS-7에 접속되는 동시에 통상의 셀어레이의 워드선을 승압하는 NCA용 승압회로(23)에 접속되어 있다. 이 NCA용 승압회로(23)는 통상의 셀어레이 NCA에 접속된 상기 로우·디코더 R/D-0∼R/D-7에 접속되어 있다. 또 패리티 셀어레이의 워드선을 승압하는 PCA용 승압회로(24)에 접속되어 있다. 이 PCA용 승압회로(24)는 패리티 셀어레이 PCA에 접속된 상기 로우·디코더 R/D-8∼R/D-9에 접속되어 있다.
상기 구성에 있어서 리프레쉬를 행할 경우 패리티 셀어레이 PCA는 PCA용 승압회로(24)에 의하여 둘중의 어느 것인가가가 선택되고 선택된 셀어레이 내의 워드선이 한 개 승압된다.
통상의 셀어레이 NCA의 경우, 리프레쉬 주기 전환회로(22)에 의하여 8개의 통상의 셀어레이 NCA를 1/8, 1/4, 1/2로 분할하여 선택된다. 예컨대 통상의 셀어레이 NCA를 1/8로 분할하여 선택할 경우 리프레쉬 주기 전환회로(22)와 로우어드레스에 따라서 하나의 로우·디코더가 선택된다. 그리고 이 로우·디코더에 의하여 선택된 셀어레이 내의 하나의 워드선이 NCA용 승압회로(23)에 의하여 승압된다.
또 통상의 셀어레이 NCA를 1/4로 분할하여 선택할 경우 리프레쉬 주기 전환회로(22)와 로우어드레스에 따라서 두 개의 로우·디코더가 선택된다. 그리고 이들 로우·디코더에 의하여 선택된 셀어레이 내의 워드선 하나씩, 합계 두개가 NCA용 승압회로 (23)에 의하여 승압된다.
동일하게 통상의 셀어레이 NCA를 1/2로 분할하여 선택할 경우 리프레쉬 주기 전회회로(22)와 로우어드레스에 따라서 4개의 로우·디코더가 선택된다. 그리고 이들 로우·디코더에 의하여 선택된 셀어레이 내의 워드선 하나씩 합계 4개가 NCA용 승압회로(23)에 의하여 승압된다.
이와 같이 리프레쉬 주기를 바꿈으로써 선택되는 워드선의 수가 변화한다. 이 때문에 리프레쉬 주기가 변화해도 승압레벨이 일정하게 되도록 NCA용 승압회로(23)는 리프레쉬 주기 전환회로(22)의 출력신호에 따라서 출력전압을 일정하게 유지하도록 하고 있다.
상기 실시예에 있어서 리프레쉬 주기로서 1/8, 1/4에 선택된 경우는 패리티 셀어레이 PCA와 리프레쉬 주기가 다르지만, 1/2이 선택된 경우는 통상의 셀어레이 NCA와 패리티 셀어레이 PCA의 리프레쉬 주기가 일치한다.
제20도는 리프레쉬 회로의 제2의 실시예를 제시하는 것인바, 통상의 셀어레이 NCA가 8개, 패리티 셀어레이 PCA가 4개의 경우를 나타내고 있다. 제20도에 있어서 로우어드레스를 유지하는 로우어드레스 버퍼(31)에는 로우·블록·셀렉터 RBS-0∼RBS-11이 접속되어 있다. 이들 로우·블록·셀렉터 RBS-0∼RBS-11에는 로우·디코더 R/D-0∼R/D-11이 접속되어 있다. 이들 로우·디코더 R/D-0∼R/D-11은 통상의 셀어레이 NCA와 패리티 셀어레이 PCA에 각각 접속되어 있다.
또 리프레쉬 주기를 전환하는 리프레쉬 주기 전환회로(32)의 출력단은, 상기 로우·블록·셀렉터 RBS-0∼RBS-11에 접속되는 동시에 통상의 셀어레이의 워드선을 승압하는 NCA용 승압회로(33) 및 패리티 셀어레이의 워드선을 승압는 PCA용 승압회로(34)에 접속되어 있다. 상기 NCA용 승압회로(33)는 통상의 셀어레이 NCA에 접속된 상기 로우·디코더 R/D-8∼R/D-11에 접속되어 있다.
상기 구성에 있어서 통상의 셀어레이 NCA의 경우 리프레쉬 주기 전환회로(32)에 의하여 8개의 통상의 셀어레이 NCA를 1/8, 1/4, 1/2로 분할하여 선택되고 패리티 셀어레이 PCA는 리프레쉬 주기 전환회로(32)에 의하여 1/4, 1/2로 분할하여 선택된다. 예컨대 통상의 셀어레이 NCA를 1/8로 분할하여 선택하고 패리티 셀어레이 PCA를 1/4로 분할하여 선택할 경우, 리프레쉬 주기 전환회로(32)와 로우어드레스에 따라서, 통상의 셀어레이 NCA, 패리티 셀어레이 PCA와 함께 하나의 로우·디코더가 선택된다. 그리고 로우·디코더에 의하여 선택된 셀어레이 내의 한 개의 워드선이 NCA용 승압회로(33), PCA용 승압회로(34)에 의하여 승압된다.
또, 통상의 셀어레이 NCA, 패리티 셀어레이 PCA와 함께 1/4로 분할하여 선택할 경우 리프레쉬 주기 전환회로(32)와 로우어드레스에 따라서 두개의 로우·디코더가 선택된다. 그리고 이들 로우·디코더에 의하여 선택된 셀어레이 내의 워드선 1개씩, 합계 두개가 NCA용 승압회로(33), PCA용 승압회로(34)에 의하여 승압된다.
동일하게 통상의 셀어레이 NCA, 패리티 셀어레이 PCA 모두 1/2로 분할하여 선택할 경우 리프레쉬 주기 전환회로(32)와 로우어드레스에 따라서 4개의 로우·디코더가 선택된다. 그리고 이들 로우·디코더에 의하여 선택된 셀어레이 내의 워드선 1개씩, 합계 4개가 NCA용 승압회로(33), PCA용 승압회로(34)에 의하여 승압된다.
이와 같이 리프레쉬 주기를 바꿈으로써 선택되는 워드선의 수가 변화한다. 이 때문에 리프레쉬 주기가 변화하더라도 승압레벨이 일정하게 되도록 NCA용 승압회로(33), PCA용 승압회로(34)는 리프레쉬 주기 전환회로(32)의 출력신호에 따라서 출력전압을 일정하게 유지하도록 하고 있다.
상기 실시예에 있어서 리프레쉬 주기로서 1/8이 선택된 경우에 패리티 셀어레이 PCA와 리프레쉬 주기가 달라지나 1/2, 1/4이 선택된 경우는 통상의 셀어레이 NCA와 패리티 셀어레이 PCA의 리프레쉬 주기가 일치한다.
제21도는 리프레쉬 회로의 제3의 실시예를 나타내는 것이고 통상의 셀어레이 NCA가 8개, 패리티 셀어레이 PCA가 8개의 경우를 보이고 있다. 제21에 있어서 로우어드레스를 유지하는 로우어드레스 버퍼(41)에는 로우·블록·셀렉터 RBS-0∼RBS-15가 접속되어 있다. 이들 로우·블록·셀렉터 RBS-0∼RBS-15에는 로우·디코더 R/D-0∼R/D-15가 접속되어 있다. 이들 로우·디코더 R/D-0∼R/D-15는 통상의 셀어레이 NCA와 패리티 셀어레이 PCA에 각각 접속되어 있다.
또한, 리프레쉬 주기를 전환하는 리프레쉬 주기 전환회로(42)의 출력단은 상기 로우·블록·셀렉터 RBS-0∼RBS-15에 접속되는 동시에 통상의 셀어레이의 워드선을 승압하는 NCA용 승압회로(43) 및 패리티 셀어레이의 워드선을 승압하는 PCA용 승압회로(44)에 접속되어 있다. 상기 NCA용 승압회로(43)는 통상의 셀어레이 NCA에 접속된 상기 로우·디코더 R/D-0∼R/D-7에 접속되어 있다. 또, PCA용 승압회로(44)는 패리티 셀어레이 PCA에 접속된 상기 로우·디코더 R/D-8∼R/D-15에 접속되어 있다.
상기 구성에 있어서 통상의 셀어레이 NCA, 패리티 셀어레이 PCA 모두 리프레쉬 주기 전환회로(32)에 의하여 1/8, 1/4, 1/2로 분할하여 선택된다. 이 실시예 경우 통상의 셀어레이 NCA와 패리티 셀어레이 PCA의 리프레쉬 주기가 일치하고 있다. 예컨대 통상의 셀어레이 NCA, 패리티 셀어레이 PCA 모두 1/8로 분할하여 선택할 경우, 리프레쉬 주기 전화회로 (42)와 로우어드레스에 따라서 통상의 셀어레이 NCA, 패리티 셀어레이 PCA 모두 하나의 로우·디코더가 선택된다. 그리고 이 로우·디코더에 의하여 선택된 셀어레이 내의 한개의 워드선이 NCA용 승압회로(43), PCA용 승압회로(44)에 의하여 승압된다.
또, 통상의 셀어레이 NCA, 패리티 셀어레이 PCA 모두 1/4로 분할하여 선택할 경우 리프레쉬 주기 전환회로(42)와 로우어드레스에 따라서 두 개의 로우·디코더가 선택된다. 그리고 이들 로우·디코더에 의하여 선택된 셀어레이 내의 워드선 1개씩 합계 2개가 NCA용 승압회로(43), PCA용 승압회로(44)에 의하여 승압된다.
동일하게 통상의 셀어레이 NCA, 패리티 셀어레이 PCA 모두 1/2로 분할하여 선택할 경우 리프레쉬 주기 전환회로(42)와 로우어드레스에 따라서 4개의 로우·디코더가 선택된다. 그리고 이들 로우·디코더에 의하여 선택된 셀어레이 내의 워드선 1개씩 합계 4개가 NCA용 승압회로(43), PCA용 승압회로(44)에 의하여 승압된다.
이와 같이 리프레쉬 주기를 바꿈으로써 선택되는 워드선의 수가 변화한다. 이 때문에 리프레수 주기가 변화해도 승압레벨이 일정하게 되도록 NCA용 승압회로(43), PCA용 승압회로(44)는 리프레쉬 주기 전환회로(42)의 출력신호에 따라서 출력전압을 일정하게 유지하도록 하고 있다.
상기와 같이 통상의 셀어레이 NCA와 패리티 셀어레이 PCA 각각에 따로따로 NCA용 승압회로, PCA용 승압회로를 PCA용 승압회로를 설치함으로써 패리티 셀어레이 PCA를 제거할 수 있고 ×9비트, ×18비트, 혹은 ×8비트 또는 ×16비트로 할 수 있어 다품종을 효율좋게 설계할 수 있다.
또 통상의 셀어레이 NCA의 리프레쉬 주기와 패리티 셀어레이 PCA의 리프레쉬 주기를 바꾸었을 경우 반도체 기억장치가 액티브 동작시에 있어서 소비전류를 삭감할 수 있다. 또 통상의 셀어레이 NCA의 리프레쉬 주기와 패리티 셀어레이 PCA의 리프레쉬 주기를 같게 한 경우 데이타 유지시에 있어서의 이른바 셀프 리프레쉬의 회수를 삭감할 수 있어 소비전류를 삭감할 수 있다.
그리고, 본 발명은 상기 실시예에 한정되는 것은 아니고 발명의 요지를 바꾸지 않는 범위에 있어서 여러가지 변형 실시가 가능함은 물론이다.
또한 본원 청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 쉽게 하기 위한 것이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상 상술한 바와 같이 본 발명에 의하면 패리티 셀어레이의 유무에 불구하고 메모리 셀어레이의 구성을 공유할 수 있다. 따라서 패리티 셀어레이를 제어하는 회로의 여분의 배선을 제거할 수 있어 성능을 저하하는 일 없이 배선 저항이나 용량을 낮게 억제할 수 있다. 그 위에 제어신호를 통상의 셀어레이와 패리티 셀어레이로 공용 할 수 있기 때문에 배선의 증가로 인한 칩 사이즈의 확대를 억제할 수 있다.
또, 통상의 셀어레이와 패리티 셀어레이를 각각 따로따로 같은 구성의 독출기록회로를 지고 주변회로는 인접하는 블록으로 공유되어 있다. 따라서 복수의 회로를 공유화할 수 있으므로 패리티 셀어레이를 제거하는 것만으로 ×9비트, ×18품 비트를 ×8비트, ×16품 비트로 할 수 있어, 다품종을 효율좋게 설계할 수 있는 것이다.

Claims (9)

  1. 메모리셀이 반도체 기판상에 매트릭스 모양으로 집적화된 메모리 셀어레이를 지니는 반도체 기억장치에 있어서, 상기 메모리 셀어레이는 9의 배수로 분할되고 또 이 분할된 메모리 셀어레이는 통상의 셀어레이 (NAC)와 패리티 전용의 패리티 셀어레이(PCA)를 지니고, 상기 패리티 셀어레이는 통상의 셀어레이의 늘어선 방향단부에 설치되고 또 주변회로(111, 112, 113)와 인접하여 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 칼럼방향으로 2분할되고, 로우방향으로 2분할되어 4개의 블록(A,B,C,D)로 분할된 메모리 셀어레이와; 칼럼방향으로 2분할된 블록사이에 배치되고 로우디코더를 포함하는 제1의 주변회로(111)와; 로우방향으로 2분할된 블록사이에 배치되고 칼럼 디코더를 포함하는 제2의 주변회로(112)를 포함하고, 상기 각 블록을 구성하는 메모리 셀어레이는 9의 배수로 분할되고, 또 이 분할된 메모리 셀어레이는 통상의 셀어레이(NCA)와 패리티 전용의 패리티 셀어레이 (PCA)를 지니고, 상기 패리티 셀어레이는 상기 통상의 셀어레이와 제2의 주변회로와의 상호간의 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 통상의 셀어레이의 패리티 셀어레이는 각기 따로따로 같은 구성의 기록회로를 지니는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 제1, 제2의 주변회로는, 인접하는 블록에서 공유되는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 통상의 셀어레이와 패리티 셀어레이의 각 양측에는 어드레스 및 제품의 비트수에 따라서 상기 통상의 셀어레이와 패리티 셀어레이를 선택하는 선택수단이 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 분할된 메모리 셀어레이에 있어서 통상의 셀어레이와 페리티 셀어레이는 메모리 셀에 접속되는 비트선을 지니고, 상기 통상의 셀어레이 상호간에 셀어레이의 비트선에서 독출된 데이타를 전송하는 동시에 비트선에 데이타를 전송하기 위한 데이타 열선과, 상기 비트선과 데이타 열선을 접속하는 트랜지스터와, 상기 데이타 열선과 제1의 독출 기록선의 상호간에 설치되고 선택된 통상의 셀어레이에 대응하는 데이타 열선과 제1의 독출 기록선을 접속하는 제1의 데이타 열선 제어수단이 설치되고, 상기 통상의 셀어레이와 패리티 셀어레이 상호간에는 통상의 셀어레이 또는 패리티 열선과, 상기 비트선과 데이타 열선을 접속하는 트랜지스터와, 상기 데이타 열선과 제2의 독출 기록선의 상호간에 설치되고 선택된 통상의 셀어레이 또는 패리티 셀어레이에 대응하는 데이타 열선과 제2의 독출 기록선을 접속하는 제2의 데이타 열선 제어수단이 설치되고, 상기 패리티 셀어레이 상호간에는 패리티 셀어레이의 비트선에서 독출된 데이타를 전송하는 동시에 이 비트선에 데이타를 전송하기 이한 데이타 열선과, 상기 비트선에서 독출된 데이타를 전송하는 동시에 이 비트선에 데이타를 전송하기 위한 데이타 열선과, 상기 비트선과 데이타 열선을 접속하는 트랜지스터와, 상기 데이타 열선과 제2의 독출 기록선의 상호간에 설치되고 선택된 패리티 셀어레이에 대응하는 데이타 열선과 제2의 독출 기록선을 접속하는 제3의 데이타 열선 제어수단이 설치되어 있는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 통상의 셀어레이와 패리티 셀어레이는 각각 독립하여 독출 기록회로를 지니고, 통상의 셀어레이의 독출 기록회로가 상기 제1의 독출기록선에 접속되고, 패리티 셀어레이의 독출 기록회로가 상기 제2의 독출 기록선에 접속되고, 통상의 셀어레이와 패리티 셀어레이 상호간에 설치된 제2의 데이타 열선 제어수단이 구동되고, 또, 통상의 셀어레이가 선택된 경우에만 통상의 셀어레이의 독출 기록회로가 상기 제2의 독출 기록선에 접속되는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 통상의 셀어레이와 패리티 셀어레이는 각각 독립하여 워드선의 구동회로를 지니고, 통상의 셀어레이와 패리티 셀어레이는 피프레쉬의 주기가 다른 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 통상의 셀어레이와 패리티 셀어레이는 각각 독립하여 워드선의 구동회로를 지니고, 이들 구동회로는 리프레쉬 주기 전환회로(22,23,42)에 의하여 리프레쉬 주기를 일치 가능하게 되어 있는 것을 특징으로 하는 반도체 기억장치.
KR1019930019114A 1992-09-22 1993-09-21 반도체 기억장치 KR970006600B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-253150 1992-09-22
JP04253150A JP3073610B2 (ja) 1992-09-22 1992-09-22 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR940007878A KR940007878A (ko) 1994-04-28
KR970006600B1 true KR970006600B1 (ko) 1997-04-29

Family

ID=17247222

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930019114A KR970006600B1 (ko) 1992-09-22 1993-09-21 반도체 기억장치

Country Status (5)

Country Link
US (1) US5404336A (ko)
EP (1) EP0591751B1 (ko)
JP (1) JP3073610B2 (ko)
KR (1) KR970006600B1 (ko)
DE (1) DE69326108T2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3099931B2 (ja) 1993-09-29 2000-10-16 株式会社東芝 半導体装置
US6070262A (en) * 1997-04-04 2000-05-30 International Business Machines Corporation Reconfigurable I/O DRAM
KR100268876B1 (ko) * 1998-05-13 2000-10-16 김영환 비휘발성 강유전체 메모리소자의 구동회로
TW461079B (en) * 1999-02-08 2001-10-21 Sanyo Electric Co Semiconductor memory apparatus
JP3934867B2 (ja) * 2000-09-29 2007-06-20 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体メモリシステム
KR100437468B1 (ko) * 2002-07-26 2004-06-23 삼성전자주식회사 9의 배수가 되는 데이터 입출력 구조를 반도체 메모리 장치
KR101449932B1 (ko) * 2013-02-18 2014-10-22 (주)피델릭스 레이아웃 면적을 저감하는 플래시 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS609152A (ja) * 1983-06-29 1985-01-18 Fujitsu Ltd 半導体装置
JPS6030000A (ja) * 1983-07-27 1985-02-15 Mitsubishi Electric Corp 半導体メモリ装置
JPS60183653A (ja) * 1984-03-01 1985-09-19 Toshiba Corp ビツト・エラ−検出機能を備えたメモリ
US4809278A (en) * 1986-04-21 1989-02-28 Unisys Corporation Specialized parity detection system for wide memory structure
JPH01171199A (ja) * 1987-12-25 1989-07-06 Mitsubishi Electric Corp 半導体メモリ
US5089993B1 (en) * 1989-09-29 1998-12-01 Texas Instruments Inc Memory module arranged for data and parity bits
US5152492A (en) * 1990-05-24 1992-10-06 Foisy Donna J Viewgraph mount

Also Published As

Publication number Publication date
KR940007878A (ko) 1994-04-28
DE69326108T2 (de) 2000-01-05
DE69326108D1 (de) 1999-09-30
EP0591751B1 (en) 1999-08-25
JPH06104402A (ja) 1994-04-15
JP3073610B2 (ja) 2000-08-07
EP0591751A2 (en) 1994-04-13
US5404336A (en) 1995-04-04
EP0591751A3 (en) 1995-09-20

Similar Documents

Publication Publication Date Title
US5426615A (en) Semiconductor memory device having power line arranged in a meshed shape
US7518903B2 (en) Semiconductor memory device and semiconductor integrated circuit system
KR100820294B1 (ko) 반도체기억장치
USRE37176E1 (en) Semiconductor memory
KR100357645B1 (ko) 반도체 기억 장치
US5691933A (en) Semiconductor memory device having improved bit line distribution
JP2742719B2 (ja) 半導体記憶装置
KR19980046291A (ko) 반도체 기억 장치
KR100253564B1 (ko) 고속 동작용 싱크로노스 디램
JP2018125058A (ja) メモリデバイス及びメモリデバイスの動作方法
KR20040017774A (ko) 반도체 메모리
US6282142B1 (en) Semiconductor memory device
KR20040053787A (ko) 반도체 기억 장치
KR970006600B1 (ko) 반도체 기억장치
KR100566165B1 (ko) 비데이터 액세스 시의 저소비 전력화를 도모한 반도체기억 장치
KR100231685B1 (ko) 반도체기억장치
KR100769492B1 (ko) 반도체 집적 회로
KR20040014155A (ko) 메모리 셀로부터의 데이터의 판독 또는 기록의 테스트,또는 센스 앰프 성능의 테스트에 필요한 시간을 단축한반도체 기억 장치
KR20010021062A (ko) 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법
KR101601366B1 (ko) 반도체 기억 장치
US20240177767A1 (en) Dram circuit
CN111095409B (zh) 子放大器、开关装置以及半导体装置
US5835437A (en) Semiconductor memory device having memory cell array divided into a plurality of memory blocks
KR100390983B1 (ko) 반도체 메모리 소자 및 그의 제어방법
KR20200066989A (ko) 동적 반도체 메모리 장치 및 이를 구비하는 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060630

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee