KR970005947B1 - 씨모스(cmos) 기술에 의한 모놀리식 집적 센서회로 - Google Patents

씨모스(cmos) 기술에 의한 모놀리식 집적 센서회로 Download PDF

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Abstract

내용 없음.

Description

씨모스(CMOS) 기술에 의한 모놀리식 집적 센서회로
이하에서는 첨부 도면을 참고로 하여 본 발명을 보다 상세히 설명하기로 한다.
제1도는 리드 프레임(lead frame)의 대응부상에 배치되어 접착되는 반도체 칩의 개략 사시도이다.
제2도는 제1도 장치의 등가 회로도이다.
제3도는 개별 부회로(subcircuit)의 접지 도선 분리도이다.
제4도는 보호 구조체가 내부에 삽입되는 제2도의 등가 회로도이다.
제5도는 보호 구조체의 실시도이다.
제6a도는 응력 회피를 위해 외부 신호원이 배치되는 방법도이다.
제6b도는 홀 발생기의 대응하는 대칭 구성도이다.
마이크로 전자공학 분야에서의 센서는 원래 기술 시스템의 조건 변화를 표시하게 하는 픽업이다. 온도, 압력, 가속도뿐만 아니라 다른 물리적 변수의 아날로그계와 처리기의 디지탈계 사이를 접속하는 것으로서, 센서는 전자 공학적인 응답 속도를 결정하는데 있어 중요한 요소이다. 센서는 신호 전압값을 구하기 위해 보통 전자 회로를 필요로 한다. 예를들어 홀 발생기와 같은 센서는 단지수 mV 또는 μV의 전압만을 전달하기 때문에 증폭 회로가 필요하다. 이런 것들은 아날로그 특성이 관련되는 한 모스(MOS) 기술보다 우수한, 바이폴라 기술분야에서 보통 실시된다. 특히 고온에서 CMOS 기술의 사용은 예를들어 래치업 방지(latch-up immunity)에 관하여 심각한 문제점을 내포한다. 그러나 보다 식별력 있는 센서를 제조하기 위해서는 디지탈기술로 센서를 집적하는 것이 바람직하다. 이것은 본 발명의 족적중 하나이다. 본 발명의 다른 목적은 섭씨 -50° 내지 190°의 확장된 온도 범위에서 사용할 수 있는 CMOS 기술로 된 센서를 제공하기 위한 것이다.
상기 목적은 이하에서 설명하는 본 발명에 의해 달성된다.
본 발명의 기본 사상은 음의 전지 전압을 기판 배면을 통해 인가함으로써 고온에 의해 CMOS 회로 내에 야기되는 래치업을 피하도록 하는 즉, 기판을 접지에 직접 접속시킴으로써 기판 저항이 회로의 접지 접속부와 음의 전지 전압 사이에 위치하도록 하는 것이다. 이 저항 양단의 전압강하는 4기생층(parasitic four-layer) 소자의 모든 트리거링(triggering)을 불가능하게 한다.
다른 이점은 접지 접속을 위해 상층부에 보통 요구되는 영역이 능동 소자(active components)를 위해서도 이용가능하여서 소형의 칩을 얻을 수 있다는 점이다. 그러나 기판 저항에서는 입력에 반응을 나타내는 스위칭 펄스 또는 스위칭 전류가 발생한다. 그러므로 본 발명에 따른 해결은 접지 접속 전위와 관계하지 않는 입력 신호와 관련되어서만 가능하다. 그러한 신호원은 홀 센서와 같은 다수의 센서 또는 대칭 ECL 출력부와 같은 대칭 외부 신호원이다.
더욱이 라인 출력의 반응은 기판을 통해 직접 가능하다. 이것을 회피하기 위해 아날로그와 디지탈 부회로의 접지 리드를 분리할 필요가 있다. 기판 저항을 조정하기 위해, 예를 들어 그것을 가능한 한 작게 만들기 위해, 고저항성의 박막 에피택셜층을 갖는 저저항성 기판이 사용될 수 있다. 칩 영역을 절약하기 위해, 만약 특정 회로 영역이 다른 것들로부터 분리되어 접지되어야 한다면 칩 가장자리에 있는 스크라이브라인의 잔여 부분이 접속되도록 사용될 수 있다.
모든 정적 방전(static discharges)에 대한 보호를 제공하기 위해, PN 제너다이오드 또는 기판 PNP 트랜지스터와 같은 보호 구조체가 주어지고, 이들은 이 경우에 칩상의 금속 상호 접속부에는 접속되지 않지만 본딩패드 또는 공급 리드 및 접지 접속부 사이에 끼워진다.
패키지, 압력 및 온도의 영향은 아날로그 회로 또는 센서의 작동을 강하게 방해할 수도 있는 누설전류와 저항 변화를 야기한다. 그러므로 확장된 온도 범위를 활용하기 위해서, 센서들은 축방향으로 대칭적으로 배치되고 패키지에 의해 생성되는 대각선 방향의 응력에 대하여 보호되어야 한다. 즉 그들은 보상 되어야 한다. 예를들어 홀 발생기는 칩의 중앙에서 가장 잘 위치된다. 유사한 필요물들이 증폭기의 입력단상에 배치되어야 한다. 또한 플라스틱 패키지와 함께 금속 또는 폴리실리콘 상호 접속부들은 칩 표면상에 압력을 가해서 센서의 오동작을 유도할 수 있다. 그러므로 입력 트랜지스터 또는 센서에 걸치는 그러한 상호 접속부들이 모든 교차는 회피되어야 하고, 이는 동일물의 대칭적 배치에 의해서 가능하다.
제1도는 접지 접속부(3)에 전도성있게 부착되는 기판 배면과, 본딩전선(5)에 의해 접속 스트립(6)에 접속되는 본딩 패트(bonding pad)(pd)를 갖는 반도체 칩(1)을 개략적으로 도시한 것이다. 기판(2) 상에 형성되는 회로는 도면을 단순화시키기 위해서 도시하지 않는다. 칩 가장자리에서 스크라이브 라인(4)의 잔여부분은 분리된 부회로를 접지시키기 위해 사용될 수 있어서 칩 표면상의 공간이 절약된다.
제2도는 제1도 장치의 등가회로를 도시한 것이다. 전원 전압(VDD)에 접속된 홀 발생기(hg)의 출력은 차동 증폭기(dv)로 공급되는데, 차동 증폭기의 출력은 드레인 소스 경로가 본딩 패드(pd)로부터 저항(r3)을 통해 접지(Vss)에 접속되는 전계효과 트랜지스터(ft)의 게이트에 결합된다. 소스전극과 저항(r3)의 접합은 저항(r1)을 통해 접지되는 자동 증폭기(dv)의 제어 입력에 그 다른 단부가 결합되는 저항(r2)의 일단부에 접속된다. 교차 결합을 회피하기 위하여, 저항값은 조건 r2≫r1 및 r3에 적합하도록 선택되어져야 한다.
제3도는 제2도 회로의 일반적인 원리를 도시한 것이다. 2개의 대칭 신호원(s1),(s2)의 출력들은 디지탈부(di) 및 출력단(au)이 그 뒤에 이어지는 아날로그부(an)에 공급된다. 도시되는 저항에 대하여 제2도에서와 동일한 것은 유사하게 적용되는데, 즉, 각 저항 r1 및 r2값은 r3값 보다 작고, 각 저항 r3 및 r4의 값은 r2-의 값보다 작다.
제4도는 전원 라인(VDD) 및 접지 접속부(Vss) 사이와 본딩 패드(pd) 및 접지 접속부(Vss) 사이에 삽입된 2개의 부가적 보호 구조체(보호 다이오드(zd))를 제외하고는 제3도와 일치한다.
제5도는 그러한 보호 다이오드(zd)의 구조체를 통한 단면을 예로써 도시한 것이다. p형 기판(2)은 접촉 저항을 줄이기 위해 바닥측이 p+로 진하게 도핑한다. 기판(2)의 상층부로부터 기판(2)과 동일 도전형을 갖는 고농도 도핑층(7)과 그 다음에 반대 도전형을 갖는 고농도 도핑층(8)이 기판(2)에 형성된다. 이 두층(7),(8)은 저농도로 도핑된 n형 절연 영역(9)에 의해 둘러싸인다. 기판 표면은 알루미늄 상호 접촉층(11)을 층(8)과 통하게 하기 위한 접촉 구멍(contact holes)을 포함하는 절연층(10)에 의해 덮여진다. 종래와 같이, 두번째 절연층(12)은 상호 접속층상에 놓여진다.
제6a도는 브리지 회로(bridge circuit)내에 접속된 4개의 등가 저항으로 각각 구성되는 2개의 대칭 신호원의 도움에 의한 응력 보상을 도시한 것이다. 일정 압력 라인은 화살표(p1),(p2)에 의해 표시된다. 압력이 저항값을 감소시킨다고 가정하면, 저항 r5가 감소하게 되어 브리지점(b5)이 음전위가 되는 반면에 브리지점(b6)은 양전위가 된다. 우측 브리지 회로에서 반대극성 즉, 브리지점(b2)에서 음극 그리고 브리지점(b4)에서 양극이면, 역효과가 생성된다. 그러므로 보상을 위해 브리지점(5) 및 (7)과 브리지점(6) 및 (8)은 서로 접속되어야 한다.
제6b도는 상부가 제4도의 우측 브리지에 대응하고 하부는 좌측 브리지에 대응하는, 예를 들어 홀 발생기와 같은 센서의 응력보상 배치를 도시한 것이다. 화살표에 의해 표시되는 것과 같이 브리지의 불균형을 일으키는 응력은 브리지점(5-) 및 (7-)과 브리지점(6-) 및 (8-)를 상호 접속시킴으로써 보상된다.

Claims (7)

  1. CMOS 기술에 의한 모놀리식 집적 센서 회로에 있어서, 반도체칩(1)상에 형성되는 상기 회로는 반도체칩(1)의 기판(2)을 통해서 접지 접속부(3)에 접속되고, 입력신호는 집적된 홀센서에 의해 공급되어 접지 접속부(3)의 전위와는 무관한 것을 특징으로 하는 센서 회로.
  2. 제1항에 있어서, 상기 입력신호는 칩상에 집적되는 홀 발생기(hg)에 의해 발생되는 것을 특징으로 하는 센서 회로.
  3. 제1항에 있어서, 상기 입력 신호는 외부 대칭 신호원(s1,s2)으로부터 나오는 것을 특징으로 하는 센서 회로.
  4. 제2항 또는 제3항에 있어서, 아날로그 부회로(an) 및 디지탈 회로(di)의 접지리드들은 서로 분리되어 있는 것을 특징으로 하는 센서 회로.
  5. 제1항 내지 제3항중 어느 한 항에 있어서, 보호 구조체들은 본딩 패트(pd) 및 접지 접속부(Vss) 사이와 전원 라인(VDD)및 접지 접속부 사이에 삽입되는 것을 특징으로 하는 센서 회로.
  6. 제1항 내지 제3항중 어느 한 항에 있어서, 증폭기의 입력단들 또는 센서들은 축방향으로 대칭적으로 배치되고 금속 또는 폴리실리콘 상호 접속부에 의해 단지 축방향으로 대칭되게 교차되는 것을 특징으로 하는 센서 회로.
  7. 제1항 내지 제3항중 어느 한 항에 있어서, 스크라이브라인(4)은 부회로와의 접촉을 위해 사용되는 것을 특징으로 하는 센서 회로.
KR1019930700291A 1991-06-04 1992-05-29 씨모스(cmos) 기술에 의한 모놀리식 집적 센서회로 KR970005947B1 (ko)

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