JPS58154263A - ホ−ルic - Google Patents
ホ−ルicInfo
- Publication number
- JPS58154263A JPS58154263A JP57036982A JP3698282A JPS58154263A JP S58154263 A JPS58154263 A JP S58154263A JP 57036982 A JP57036982 A JP 57036982A JP 3698282 A JP3698282 A JP 3698282A JP S58154263 A JPS58154263 A JP S58154263A
- Authority
- JP
- Japan
- Prior art keywords
- hall
- voltage
- electrodes
- strain
- distortion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はホール!Oの基[K生じたひずみによりホー
ル素子のホール電極間に発生するひずみ電圧を打ち消す
構成のホールXOに関ず′る。
ル素子のホール電極間に発生するひずみ電圧を打ち消す
構成のホールXOに関ず′る。
従来、結晶性基板上に設けられ究ホール素子に* イー
c d 、素子のダイポンデン1ilK!Ifに入った
ひずみによるひずみ電圧のためホール電極間のオフセッ
ト電圧か叢化し、実装後KWA路基板共々不曳品になる
ケースが多かった。従来例である第1図はホール素子1
0ホール電極4と5の間に基板のひずみにより発生する
このような電圧をeeで示している。なおg1図におい
て2及び3はホール素子の駆動電極でToす、7は電源
、6はホール電極4及び60間の電圧を検出するための
増幅器である。一般に上記ひずみ電圧を消去するために
1素子のダイボンデング後に約150℃位の温度での長
時間子ニール等により、基板へのひずみを軽減するとい
うような対策がとられ1いたが、ホール素子の実装後の
歩留9を同上させる上で十分とは言い難い状況にあった
。
c d 、素子のダイポンデン1ilK!Ifに入った
ひずみによるひずみ電圧のためホール電極間のオフセッ
ト電圧か叢化し、実装後KWA路基板共々不曳品になる
ケースが多かった。従来例である第1図はホール素子1
0ホール電極4と5の間に基板のひずみにより発生する
このような電圧をeeで示している。なおg1図におい
て2及び3はホール素子の駆動電極でToす、7は電源
、6はホール電極4及び60間の電圧を検出するための
増幅器である。一般に上記ひずみ電圧を消去するために
1素子のダイボンデング後に約150℃位の温度での長
時間子ニール等により、基板へのひずみを軽減するとい
うような対策がとられ1いたが、ホール素子の実装後の
歩留9を同上させる上で十分とは言い難い状況にあった
。
本発明は上記のような事情に鑑みてなされたもので、九
とえホール素子基板に実装によるひずみが残っていたと
しても、それらのひずみにより発生した電圧を打ち消す
回路構成のホールxCを提供する事を目的とする。
とえホール素子基板に実装によるひずみが残っていたと
しても、それらのひずみにより発生した電圧を打ち消す
回路構成のホールxCを提供する事を目的とする。
以下図面に従い本発明の詳細な説明する。
第2図は本発明の一実施例を示すもので、同1基板上に
2個のホール素子が、ホール素子11に流れる電流の向
きとホール素子21に流れる電流の向きは逆方向になる
よう隣接して配置されている。
2個のホール素子が、ホール素子11に流れる電流の向
きとホール素子21に流れる電流の向きは逆方向になる
よう隣接して配置されている。
又ホール素子11及び21Kかかるひず番が同一である
とした時、ホール素子110ホール電極14と15に発
生するひずみ電圧1.0で表示〕がホール素子210ホ
ール電極スと25に発生するひずみ電圧と打ち消し合う
ように、ホール電極15と6を接続し、ホール電極14
及び為からの出力を増幅器6に入力する回路構成になっ
ている。従ってホール素子11及び12に全く同じひず
みが加わっているとすればホール電極14と冴とからな
る出力端子にはひずみ電圧に帰因するオフセット電圧は
現われない。
とした時、ホール素子110ホール電極14と15に発
生するひずみ電圧1.0で表示〕がホール素子210ホ
ール電極スと25に発生するひずみ電圧と打ち消し合う
ように、ホール電極15と6を接続し、ホール電極14
及び為からの出力を増幅器6に入力する回路構成になっ
ている。従ってホール素子11及び12に全く同じひず
みが加わっているとすればホール電極14と冴とからな
る出力端子にはひずみ電圧に帰因するオフセット電圧は
現われない。
一方磁界Bによるホール電圧はホール素子11と21に
流れる電流が互いに逆方向であるため二つのホール素子
11.21には互に逆方向のホール電圧(田、日で表示
)が発生し、ホール電極14と冴とからなる出力端子か
bFl、上記2つのホール電圧が加算される方向で出力
されるた込、極めてひずみによる影響の少ないホール電
圧を取り出すことがで自る。
流れる電流が互いに逆方向であるため二つのホール素子
11.21には互に逆方向のホール電圧(田、日で表示
)が発生し、ホール電極14と冴とからなる出力端子か
bFl、上記2つのホール電圧が加算される方向で出力
されるた込、極めてひずみによる影響の少ないホール電
圧を取り出すことがで自る。
第3図は第2図の2個のホール素子を縦から横へ並び換
えを行なった他の実施例である。
えを行なった他の実施例である。
第4図は同一基板上に4個のホール素子を設け、縦に並
んだ2個のホール素子11と31の基板に加わるひずみ
はほぼ同じでToり、横に並んだ2個のホール素子21
と41の基板に加わるひずみが同じであるとした場合に
、それらひずみにより発生する電圧(Φ、θで表示〕は
互に打ち消し合って増幅器6へ出力されないようにホー
ル電極を結線し、他方磁場Bにより個々のホール素子に
現われるホール電圧(田1日で表示]は加算される方向
圧なるよう駆動電極を結線した実施例である。このよう
に4個のホール素子を同一基板上に対称性よく配置する
ととKより基板に加わるひずみの均一性のが多少悪くな
っても又ひずみが素子が配電の対称軸に対してかなりず
れたとじ又も容易にひず与により発生する1電圧の出力
電圧VO〜tへの影響を:1.′、1 軽減することが可能となる。
んだ2個のホール素子11と31の基板に加わるひずみ
はほぼ同じでToり、横に並んだ2個のホール素子21
と41の基板に加わるひずみが同じであるとした場合に
、それらひずみにより発生する電圧(Φ、θで表示〕は
互に打ち消し合って増幅器6へ出力されないようにホー
ル電極を結線し、他方磁場Bにより個々のホール素子に
現われるホール電圧(田1日で表示]は加算される方向
圧なるよう駆動電極を結線した実施例である。このよう
に4個のホール素子を同一基板上に対称性よく配置する
ととKより基板に加わるひずみの均一性のが多少悪くな
っても又ひずみが素子が配電の対称軸に対してかなりず
れたとじ又も容易にひず与により発生する1電圧の出力
電圧VO〜tへの影響を:1.′、1 軽減することが可能となる。
なお、上記実施例におけるホール素子は基板のバルクを
利用した場合について示したが、基板の表面移動度を用
いたMo1t型のホール素子においても同様の効果が見
られることはもちろんである以上述べたように1本発明
によればホールエ0の基板に1!債等の工11において
ひずみが加わったとしても、ひずみ電圧によるホール電
圧の変動を防ぐ改良されたホールIOを提供することが
できる。
利用した場合について示したが、基板の表面移動度を用
いたMo1t型のホール素子においても同様の効果が見
られることはもちろんである以上述べたように1本発明
によればホールエ0の基板に1!債等の工11において
ひずみが加わったとしても、ひずみ電圧によるホール電
圧の変動を防ぐ改良されたホールIOを提供することが
できる。
第1図は従来の単一のホール素子におけるひずみによ多
発生するホール出力電圧の変動を示す図、纂2図は本発
明の一実施例に係るひずみによるホール出力変動tl!
滅したホールエ0を示す図、w43図及び第4図はそれ
ぞれ本発明の他の実施例を示す図である。 1.11,21,31.41 、 、ホール素子2.1
2,22.、負極側のホール素子駆動電極3.13,2
3.、正1ilIのホール素子駆動電極4 、5.14
,15,24,25. 、ホール電極60.増幅器、7
0.電源 以上第 1 図 算 2 図
発生するホール出力電圧の変動を示す図、纂2図は本発
明の一実施例に係るひずみによるホール出力変動tl!
滅したホールエ0を示す図、w43図及び第4図はそれ
ぞれ本発明の他の実施例を示す図である。 1.11,21,31.41 、 、ホール素子2.1
2,22.、負極側のホール素子駆動電極3.13,2
3.、正1ilIのホール素子駆動電極4 、5.14
,15,24,25. 、ホール電極60.増幅器、7
0.電源 以上第 1 図 算 2 図
Claims (1)
- 同一基板上に少な(とも2個以上のホール素子を設け、
上記ホール素子のホール電極間に上記基板のひずみKよ
り発生するひずみ電圧はそれぞれ打ち消し合い、一方磁
場によ〕発生するホール電圧は加算される方向に上記ホ
ール素子の駆動電極間及びホール電極間の接続をしたこ
とを特徴とするホールXa。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57036982A JPS58154263A (ja) | 1982-03-09 | 1982-03-09 | ホ−ルic |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57036982A JPS58154263A (ja) | 1982-03-09 | 1982-03-09 | ホ−ルic |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58154263A true JPS58154263A (ja) | 1983-09-13 |
Family
ID=12484951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57036982A Pending JPS58154263A (ja) | 1982-03-09 | 1982-03-09 | ホ−ルic |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58154263A (ja) |
Cited By (13)
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---|---|---|---|---|
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US4829352A (en) * | 1986-04-29 | 1989-05-09 | Lgz Landis & Gyr Zug Ag | Integrable Hall element |
US5583367A (en) * | 1991-06-04 | 1996-12-10 | Deutsche Itt Industries Gmbh | Monolithic integrated sensor circuit in CMOS technology |
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JP2007248389A (ja) * | 2006-03-17 | 2007-09-27 | Asahi Kasei Electronics Co Ltd | オフセットキャンセル方法及びその回路並びに磁気センサ |
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-
1982
- 1982-03-09 JP JP57036982A patent/JPS58154263A/ja active Pending
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