KR970005123B1 - Fsk 데이타 파형 정형 회로 - Google Patents

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KR970005123B1 KR1019900010751A KR900010751A KR970005123B1 KR 970005123 B1 KR970005123 B1 KR 970005123B1 KR 1019900010751 A KR1019900010751 A KR 1019900010751A KR 900010751 A KR900010751 A KR 900010751A KR 970005123 B1 KR970005123 B1 KR 970005123B1
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Abstract

내용 없음.

Description

FSK 데이터 파형 정형 회로
제1도는 FSK 데이터 수신 시스템의 일반적인 구성을 도시한 블록도.
제2도는 종래의 FSK 데이터 파형 정형 회로의 구성을 도시한 회로도.
제3도는 제2도에 도시한 종래의 파형 정형 회로의 동작을 설명하기 위한 파형도.
제4도는 본 발명의 한 실시예의 FSK 데이터 파형 정형 회로의 구성을 도시한 회로도.
제5도는 제4도에 도시한 실시예의 동작을 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1 차동 증폭 회로 2 : 제2 차동 증폭 회로
3 : 제3 차동 증폭 회로 31 : 고주파 증폭 회로
32 : 고주파 변환 회로 33 : 중간 주파 증폭 회로
34 : FM 검파 회로 35 : 저역 필터
36 : 파형 정형 회로 37 : CPU
41 : 비교기 Q1-Q23: 트랜지스터
C1: 콘덴서(용량 수단) VDET: FM 검파 신호
VOUT: 파형 정형 회로 출력 VBS: 배터리 절약 신호
VC: 전하 제어 신호
본 발명은 FSK 데이터 파형 정형 회로에 관한 것으로, 더욱 상세하게 말하면, FSK 데이터 수신 시스템에 사용되는 파형 정형 회로에 관한 것이다.
FSK 데이터 수신 시스템은 FSK(Frequency Shift Keying) 변도된 데이터를 수신하는 시스템이고, 예를 들면 페이징 시스템에 사용되고 있다. 이 페이징 시스템은 수신된 FSK 데이터가 이미 정해진 소정의 데이터를 포함하고 있는지의 여부를 검출하고, 소정의 데이터를 포함하고 있다는 것이 검출될 때에는, 부저 등에 의해 휴대자에게 알리는 시스템이다.
제1도는 전술한 바와 같은 페이징 시스템등에 사용되는 FSK 데이터 수신 시스템의 일반적인 구성을 도시한 블록도이다. 도면에 있어서, 이 FSK 데이터 수신 시스템은 고주파 증폭 회로(31), 주파수 변환 회로(32), 중간 주파 증폭 회로(33), FM 검파 회로(34), 저역 필터(35), 파형 정형 회로(36), 및 CPU(37)을 포함한다. CPU(37)은 파형 정형 회로(36)의 출력 펄스폭을 판별함으로써 FSK 복조를 행하는 기능 및 복조 신호에 기인해서 수신 블록의 제어, 호출, 또는 표시를 행하는 기능을 갖고 있다.
전술한 바와 같이 구성된 FSK 데이터 수신 시스템에서는 주파수 변환 회로(32)의 국부 발진 주파수의 변동, 및 FM 검파 회로(34)의 특성 변동 등에 의해 FM 검파 회로(34)의 검파 출력의 직류 레벨이 변동한다. 펄스폭 판별에 의해 복조가 행해지는 FSK 복조 방법에는 직류 레벨이 존재하도록 검파 출력을 간단히 고정된 기준 전위와 비교하는 파형 정형 회로에 의해서는 충실한 복조를 행할 수 없다. 그래서, 종래에는 제2도에 도시한 바와 같은 파형 정형 회로가 일반적으로 사용되었다.
제2도에 있어서, 단자(41)에는 제1도의 저역 필터(35)를 통해서 FM 검파 신호(VDET)가 입력되어 있다. 이 단자(41)과 비교기(42)의 비 반전 입력 단자 사이에는 저항(R41)과 콘덴서(C41)로 구성되는 시정수 회로가 접속되어 있다. 이 시정수 회로의 시정수는 취급하는 신호의 주파수가 수백 MHz이기 때문에, 비교적 크게 설정된다. 또한, 단자(41)과 비교기(42)의 반전 입력 단자 사이에는 저항(R41)과 저항치가 동일한 저항(R42)가 접속되어 있으므로, 오프-셋(off-set)이 방지된다. 또한, 비교기(42)의 전원 단자는 제어 트랜지스터(Q41)을 통해 접지가 접속된다. 제어 트랜지스터(Q41)의 베이스에는 간헐적으로 하이 레벨이 되는 배터리 절약 신호(이하, 간단히 제어 신호라고도 칭함)(VBS)는 FSK 데이터 수신 시스템외의 회로 블록에도 공급된다.
그 다음에, 제3도의 파형도를 참조하여 제2도에 도시한 종래의 파형 정형 회로의 동작을 설명한다. 제3도의 도시한 바와 같이, 제어 신호(VBS)는 기간(I 및 II)에서 하이 레벨이 되고, 기간(III)에서 로우 레벨이 되는 간헐 신호이다. 제어신호(VBS)가 하이 레벨이 되면, 비교기(42)가 동작 상태로 됨과 동시에, 다른 회로 블록도 동작을 개시하고, FM 검파 신호(VDET)가 단자(41)에 입력된다. 그리고, 제어신호(VBS)의 상승에서 거의 τ(=C41·R41)시간 경과하는 기간(II)에서는 시정수 회로가 FM 검파 신호(VDET)의 평균치 전압(VAV)를 비교기(42)의 비 반전 입력단자에 입력시킨다. 기간(II)가 종료되고, 제어 신호(VBS)가 로우 레벨이 되는 기간(III)에서는 시정수 회로의 콘데서(C41)의 충전 전하는 저항(R41), 저역 필터(35)를 통해서 방전된다. 따라서, 제어 신호(VBS)가 하이 레벨이 되는 각 사이클 중 기간(II)에서만 비교기(42)가 정확하게 파형 정형을 행한다. 또한, 제3도에서의 FM 검파 신호(VDET)의 파형은 간단히 하기 위해 1010…와 같이 단순히 반복되는 데이터로 변도된 FSK 데이터 신호를 복조한 것을 나타낸다.
전술한 바와 같이 제2도에 도시한 종래의 파형 정형 회로는 시정수 회로에서의 콘덴서(C41)의 충전 전하가 제3도에 도시한 휴지 기간(III)에 들어갈 때마다 방전되어 버린다. 그로 인해, 제어 신호(VBS)가 H레벨이 되어도, 기간(I)에서는 정상적으로 파형 정형을 행할 수 없으며, 그 동안의 전력 소비는 무효한 것이 된다. 따라서, 소비 전력의 유효 이용이 도모되지 않는다는 문제점을 갖고 있었다. 또한 이 시정수 회로는 200ms 정도의 시정수를 갖고 있으므로, 과도적인 직류 레벨의 변동에 즉시 대응할 수 없으므로, 그 결과 주파수 변이가 발생하고, 파형 정형을 정확하게 행할 수 없다는 문제점을 갖고 있었다.
본 발명의 목적은 더 한층 전력 소모를 줄일 수 있는 파형 정형 회로를 제공하기 위한 것이다.
본 발명의 다른 목적은 과도 특성이 양호하고, 정확한 파형 정형이 행해지는 파형 회로를 제공하기 위한 것이다.
본 발명에 관련된 FSK 데이터 파형 정형 회로는 제1 내지 제3 차동 증폭 회로 및 용량 수단을 갖추고 있다. 제1 차동 증폭 회로는 제1 및 제2 트랜지스터를 포함하고, 제1 트랜지스터는 그 베이스와 콜렉터 사이가 단락되어 있다. 제2 차동 증폭 회로는 제3 및 제4 트랜지스터를 포함하고, 제3 트랜지스터는 그 베이스 및 에미터가 각각 제1 트랜지스터의 베이스 및 에미터에 접속되고, 제4 트랜지스터는 베이스 및 에미터가 각각 제2 트랜지스터의 베이스 및 에미터에 저속된다. 제3 차동 증폭 회로는 제5 및 제6 트랜지스터는 그 베이스가 제2 트랜지스터의 베이스에 접속된다. 용량 수단은 제2 트랜지스터의 베이스에 접속됨과 동시에, 제3 차동 증폭 회로의 출력 신호에 의해 충·방전 된다. 제1 트랜지스터의 베이스에 파형 정형하기 위한 FSK 데이터가 입력되고, 제3 및 제4 트랜지스터의 적어도 어느 한 쪽의 콜렉터에 파형 정형된 출력 신호가 발생된다.
본 발명에 있어서는, 휴지 기간에서의 용량 수단의 충전 전하의 방전이 방지된다. 또한, 용량 수단을 신속하게 제3 차동 증폭 회로의 출력 신호로 충·방전함으로써 과도 특성이 개선된다.
제4도는 본 발명의 한 실시예의 FSK 데이터 파형 정형 회로를 도시한 회로도이다. 제4도를 참조하면, 이 파형 정형 회로는 제1 내지 제3 차동 증폭 회로(1 내지 3)을 갖추고 있다. 제1 차동 증폭 회로(1)은 베이스와 콜렉터 사이가 단락된 트랜지스터(Q1), 및 이 트랜지스터(Q1)의 에미터와 공통 접속된 에미터를 갖고 있는 트랜지스터(Q4)를 포함한다. 제2 차동 증폭 회로(2)는 베이스 및 에미터가 트랜지스터(Q1)의 베이스 및 에미터에 각각 접속된 트랜지스터(Q2), 베이스 및 에미터가 트랜지스터(Q4)의 베이스 및 에미터에 각각 접속된 트랜지스터(Q3)을 포함한다. 또한, 트랜지스터(Q1,Q2,Q3및 Q4)의 각 에미터는 전류원 트랜지스터(Q21)의 콜렉터에 공통 접속된다. 또한, 제3 차동 증폭 회로(3)은 베이스가 트랜지스터(Q1및 Q2)의 베이스에 접속된 트랜지스터(Q5), 베이스가 트랜지스터(Q3및 Q4)의 베이스에 접속된 트랜지스터(Q6)를 포함한다.
입력 단자(4)에는 제1도에 도시한 FM 검파 회로(34)의 출력 신호가 저역 필터(35)를 통해서 인가된다. 이 입력 단자(4)에 제공된 저역 필터(35)로부터의 출력 신호는 저항(R1)에 의해 전류로 변환된 다음, 트랜지스터(Q1및 Q2)의 베이스에 공급된다. 여기에서, 트랜지스터(Q1)은 베이스와 콜렉터가 직접 연결되어 있으므로, 베이스 전압은 교류적으로 가상 접지된 상태가 된다. 그로 인해, 입력 단자(4)에 제공되는 저역 필터(35)로부터의 출력 신호 전압을 VDET라 하고, 저항치를 r1이라 하면, 전류치는 VDETr1이 되고, 전압(VDET)에 따라서 변한다. 그리고, 저항(R1)에 의해 변환된 전류는 제1 및 제2 차동 증폭 회로(1 및 2)에서 증폭되고, 제2 차 증폭 회로(2)를 구성하는 트랜지스터(Q2및 Q3)의 콜렉터로부터 후단 회로에 전달된다.
한편, 제3 차동 증폭 회로(3)을 구성하는 트랜지스터(Q5)의 베이스가 제1 차동 증폭 회로(1)을 구성하는 트랜지스터(Q1)의 베이스에 접속되어 있기 때문에 저항(R1)에 의해 변환된 전류는 제3 차동 증폭 회로(3)에서도 증폭되어, 트랜지스터(Q5및 Q6)의 콜렉터에서 출력 전류가 발생된다. 트랜지스터(Q5)의 출력 전류는 트랜지스터(Q7및 Q8)로 구성되는 전류 밀러(miller) 회로에 제공된다. 또한, 트랜지스터(Q6)의 출력 전류는 트랜지스터(Q9및 Q10)으로 구성되는 전류 밀러 회로를 통해서 트랜지스터(Q11및 Q12)로 구성되는 전류 밀러 회로에 제공된다. 따라서, 트랜지스터(Q8)의 콜렉터와 트랜지스터(Q12)의 콜렉터사이의 접속점(P)에는 트랜지스터(Q5)의 출력 전류와 트랜지스터(Q6)의 출력 전류의 차인 전류가 발생된다. 그리고, 이차전류에 의해 트랜지스터(Q3,Q4및 Q6)가 공통 접속된 베이스와 접지 사이에 삽입 접속된 콘덴서(C1)이 충·방전된다. 예를 들면, 트랜지스터(Q5)의 베이스 직류 전압이 트랜지스터(Q6)의 베이스 직류 전압보다 커지면, 트랜지스터(Q8)의 콜렉터 전류가 트랜지스터(Q12)의 콜렉터 전류보다 커져서, 콘덴서(C1)의 충전이 행해진다. 또한, 트랜지스터(Q5)의 베이스 직류 전압이 트랜지스터(Q6)의 베이스 직류 전압보다 작아지면, 트랜지스터(Q8)의 콜렉터 전류가 트랜지스터(Q12)의 콜렉터 전류보다도 작아져서, 콘덴서(C1)의 방전이 행해진다.
그런데, 콘덴서(C1)이 완전히 방전된 상태에서 입력 단자(4)에 FM 검파 회로(34)의 출력 전압(VDET)가 인가되었다면, 그 직류 전압(VAV)에 따라서 트랜지스터(Q1,Q2및 Q5)가 도통된다. 이로 인해, 트랜지스터(Q5)의 콜렉터 전류에 대응하는 전류가 트랜지스터(Q7및 Q8)을 통해서 콘덴서(C1)에 제공되고, 이 콘덴서(C1)의 충전이 행해진다. 소정시간이 경과한 후, 콘덴서(C1)의 단자 전압이 VAV가 되고, 제1 및 제2 차동 증폭 회로(1 및 2)의 바이러스가 적절한 상태로 된다. 그 상태로, FM 검파 회로(34)의 출력전압 중 신호 전압(교류 전압)이 입력 단자(4)에 인가되면, 신호 전압이 저항(R1)에 의해 전류로 변환되고, 트랜지스터(Q1및 Q2)에 공급된다. 이로 인해, 제1 및 제2 차동 증폭 회로(1 및 2)는 콘덴서(C1)의 단자 전압(VAV)를 기준으로 증폭 동작(비교 동작)을 행하고, 트랜지스터(Q2및 Q3)의 콜렉터에서 출력 신호가 발생된다. 그 때, 상기 신호 전압에 대응하는 전류가 트랜지스터(Q5)의 베이스에도 공급되지만, 신호의 주기에 비해 콘덴서(C1)의 단자 전압이 대응하게 변하지 않고, 기준 전압이 크게 변화하지도 않는다.
트랜지스터(Q2및 Q3)의 콜렉터에서 얻어지는 출력전압은 트랜지스터(Q13및 Q14)의 에미터에 각각 인가된다. 트랜지스터(Q13및 Q14)는 다이오드 접속된 트랜지스터(Q15)와 각각 전류 밀러 회로로 접속된다. 또한, 트랜지스터(Q15)의 콜렉터 전류는, 전류원 트랜지스터(Q16)의 콜렉터 전류에 따라서 정해진다. 이로 인해, 제2 차동 증폭 회로(2)의 출력 신호가 0인 경우에는, 트랜지스터(Q13및 Q14)의 에미터 전압이 트랜지스터(Q15)의 에미터 전압과 동일하게 되고, 트랜지스터 (Q13및 Q14)의 콜렉터 전류가 트랜지스터(Q15)의 콜렉터 전류와 동일하게 된다. 트랜지스터(Q13)의 콜렉터 전류를 제공받는 트랜지스터(Q17)은 트랜지스터(Q18)과 전류 밀러 회로를 구성하기 때문에, 트랜지스터(Q18)의 콜렉터 전류는 트랜지스터(Q13)의 콜렉터 전류와 동일하게 된다. 여기에서 전술한 바와 같이, 제2 차동 증폭 회로(2)의 출력 신호가 0인 경우에는, 트랜지스터(Q14)의 콜렉터 전류와 트랜지스터(Q13)의 콜렉터 전류가 동일하게 된다. 따라서, 이 경우 트랜지스터(Q14)의 콜렉터 전류와 트랜지스터(Q18)의 콜렉터 전류가 동일하게 되고, 트랜지스터(Q19)의 베이스에는 전류가 공급되지 않는다. 따라서, 트랜지스터(Q19)는 오프 상태로 되고, 출력 단자(5)에는 H 레벨의 출력 신호가 발생된다. 또한 제2 차동 증폭 회로(2)에서, 트랜지스터(Q13)의 에미터 전압보다도 트랜지스터(Q14)의 에미터 전압측이 큰 출력 전압을 발생하였다면, 트랜지스터(Q14)의 콜렉터 전류가 트랜지스터(Q13)의 콜렉터 전류보다 커진다. 이로 인해, 트랜지스터(Q14)의 콜렉터 전류가 트랜지스터(Q18)의 콜렉터 전류보다 커져서, 트랜지스터(Q19)가 온 상태로 된다. 그 결과, 출력 단자(5)에 L 레벨의 출력 신호가 발생된다. 이와는 반대로, 트랜지스터(Q13)의 에미터 전압측이 트랜지스터(Q14)의 에미터 전압보다 큰 출력 전압을 제2차동 증폭 회로(2)에서 발생한 경우에는, 트랜지스터(Q19)가 오프 상태로 되고, 무신호 때와 마찬가지로 출력 단자(5) H 레벨의 출력 신호가 발생된다.
그 다음에, 배터리 절약 신호(VBS) 및 전하 제어 신호(VC)에 관련하여 제4도의 실시예의 동작을 제5도의 파형도를 참조하여 설명한다. 배터리 절약 상태에서는 배터리 절약 신호(VBS)가 H 레벨 상태와 L 레벨 상태를 교호로 반복하고, 전하 제어 신호(VC)가 L 레벨 상태를 유지한다. 또한, 신호 수신 상태에서는 배터리 절약 신호(VBS) 및 전하 제어 신호(VC)가 동시에 H 레벨로 되어, 제4도의 회로 전체가 정상 동작 상태로 된다. 배터리 절약 신호(VBS)가 H 레벨이 되면, 트랜지스터(Q20)이 온 상태로 되고, 다이오드 접속된 트랜지스터(Q22)가 온 상태로 된다. 이에 따라서 전류원 트랜지스터(Q21및 Q16)도 온 상태가 된다. 또한, 전하 제어 신호(VC)가 H 레벨이면, 트랜지스터(Q23)이 온 상태로 되고, 제3 차동 증폭 회로(3)이 동작을 개시한다. 신호 수신 상태에서는 배터리 절약 신호(VBS) 및 전하 제어 신호(VC)가 제5도에 도시한 바와 같이, 동시에 H 레벨로 되므로, 정확한 파형 정형 동작이 행해지고, 출력 단자(5)에 제5도에 도시한 바와 같은 출력 신호(V0)가 발생된다. 이 때, 콘덴서(C1)의 단자 전압은 제3 차동 증폭 회로(3)에 의해 제5도에 도시한 바와 같이 입력 신호 중 직류전압(VAV)와 동일해진다.
배터리 절약 상태로 들어가면, 전하 제어 신호(VC)가 L 레벨로 되어 제3 차동 증폭 회로(3)이 오프 상태로 된다. 이로 인해, 콘덴서(C1)의 단자 전압은 배터리 절약 상태로 입력되기 직전의 입력 신호 중의 직류 전압(VAV)로 되어, 배터리 절약 상태중에도 그 값을 유지한다. 그리고, 다시 신호 수신 상태로 들어가면, 콘덴서(C1)의 단자 전압이 거의 직류 전압(VAV)으로 되어 있으므로, 파형 정형 동작이 즉시 개시된다. 또한, 신호 수신 상태로 들어감과 동시에, 제3 차동 증폭 회로(3)이 동작을 개시하므로, 콘덴서(C1)의 약간의 방전은 즉시 보상된다. 따라서, 출력 단자(5)에서 얻어지는 출력 신호(V0)는 제5도에 도시한 바와 같이, 신호 수신 상태로 들어간 직후에 정형 파형으로 된다.
신호 수신 상태에 있어서 국부 발진 주파수의 드리프트 등에 기인해서 수신 신호의 캐리어의 주파수 변이가 발생하였다면, FM 검파 회로(34)의 출력 신호 중의 직류 전압이 변화 한다. 제4도의 파형 정형 회로에서는 이와 같은 직류 전압의 변화가 발생되면, 그것을 제3 차동 증폭 호로(3)이 즉시 검출하고, 콘덴서(C1)의 충·방전을 행하여, 콘덴서(C1)의 단자 전압이 변한 후에 직류 전압이 변한다. 따라서, 주파수 변이가 발생된 경우에도 단시간에 정형 파형의 출력 신호를 발생시킬 수 있다. 일예로서, 제4도의 경우, 약 500MHz의 입력 신호에 대해 약 15ms 시간에 정상 동작으로 복귀시킬 수 있다. 또한, 트랜지스터(Q1)가 다이오드 접속되어, 이 트랜지스터(Q1)의 베이스가 교류적으로 가상 접지 상태로 되어 있으므로, 입력 단자(4)에 인가되는 입력 신호는 저항(R1)에 의해 완전히 교류로 변환된다. 이로 인해, 입력 신호의 전류로의 변환을 확실하게 행할 수 있다.
이상 설명한 바와 같이, 본 발명의 파형 정형 회로는 주 전원 투입후의 소정 시간을 제외하고 정확한 파형 정형을 행할 수 있음과 동시에, 과도 특성이 양호하다는 등의 우수한 효과를 거둘 수 있다. 특히 배터리 절약 상태에서는 기준 레벨을 보존 유지할 수 있고, 주파수 변이에 의한 직류 전압의 변화시에는 즉시 기준 레벨을 이 변화에 따라 변화시킬 수 있다. 통상적으로는, 기준 레벨이 입력 신호의 교류 전압에 따라 변화시키지 않을 수도 있으므로, 신속 정확하게 파형 정형을 행할 수 있다.

Claims (2)

  1. FM 검파된 FSK 데이터를 파형 정형하고 이 파형 정형된 FSK 데이터를 출력시키는 FSK 데이터 파형 정형 회로에 있어서, 제1 및 제2 트랜지스터(Q1및 Q4)를 포함하는 제1 차동 증폭 회로(1)을 포함하되, 상기 제1 트랜지스터(Q1)이 서로 단락된 베이스 및 콜렉터를 갖고 있고, 제3 및 제4 트랜지스터(Q2및 Q3)를 포함하는 제2 차동 증폭 회로(2)를 포함하되, 상기 제3 트랜지스터(Q2)는 상기 제1 트랜지스터(Q1)의 베이스 및 에미터에 각각 접속되는 베이스 및 에미터를 갖고 있고, 상기 제4 트랜지스터(Q3)은 상기 제2 트랜지스터(Q4)의 베이스 및 에미터에 각각 접속되는 베이스 및 에미터를 갖고 있으며, 제5 및 제6 트랜지스터(Q5및 Q6)을 포함하는 제3 차동 증폭 회로(3)를 포함하되, 상기 제5 트랜지스터(Q5)는 상기 제1 트랜지스터(Q1)의 베이스에 접속되는 베이스를 갖고 있고, 상기 제6 트랜지스터(Q6)는 상기 제2 트랜지스터(Q4)의 베이스에 접속되는 베이스를 갖고 있으며, 상기 제2 트랜지스터(Q4)의 베이스에 접속되고, 상기 제3 차동 증폭회로(3)의 출력 신호에 따라서 충·방전되는 용량 수단(C1)를 포함하고, 상기 제1 트랜지스터(Q1)의 베이스가 파형 정형될 FSK 데이터를 수신하고, 파형 정형된 출력 신호가 상기 제3 및 제4 트랜지스터(Q2및 Q3)의 적어도 한 쪽의 콜렉터에서 발생되도록 하는 것을 특징으로 하는 FSK 데이터 파형 정형 회로.
  2. 제1항에 있어서, 상기 제1 및 제2 차동 증폭 회로(1 및 2)의 각각이 전류원 트랜지스터(Q21)를 갖고 있고, 상기 전류원 트랜지스터(Q21)가 배터리 절약 신호(VBS)에 응답해서 간헐 구동되는 것을 특징으로 하는 FSK 데이터 파형 정형 회로.
KR1019900010751A 1989-07-18 1990-07-16 Fsk 데이타 파형 정형 회로 KR970005123B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-185587 1989-07-18
JP1185587A JP2640003B2 (ja) 1989-07-18 1989-07-18 Ｆｓｋデータ波形整形回路

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4138661C1 (ko) * 1991-11-25 1993-06-03 Siemens Ag, 8000 Muenchen, De
US5258661A (en) * 1992-04-20 1993-11-02 International Business Machines Corporation High noise tolerance receiver
GB2330279B (en) * 1997-10-07 1999-09-22 Ramar Technology Ltd Low power density radio systems
JP2002195260A (ja) 2000-12-26 2002-07-10 Yoshikazu Ichiyama 磁性流体モータ
EP2141803A4 (en) * 2007-03-29 2016-08-31 Nec Corp SIGNAL AMPLIFIER FOR OPTICAL RECEPTION CIRCUIT

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57104390A (en) * 1980-12-22 1982-06-29 Victor Co Of Japan Ltd Data extracting circuit
US4459699A (en) * 1981-10-02 1984-07-10 National Semiconductor Corporation Differential sample and hold coupling circuit
JPS5918774U (ja) * 1982-07-26 1984-02-04 関東電気工事株式会社 吊上金具
JPS59126318A (ja) * 1983-01-08 1984-07-20 Fujitsu Ltd クロツク再生回路
US4612509A (en) * 1983-01-13 1986-09-16 Paradyne Corporation Frequency shift keyed demodulator
JPS6461914A (en) * 1987-09-02 1989-03-08 Fujitsu Ltd Photoelectronic image transfer device
US5015961A (en) * 1990-08-03 1991-05-14 Da-Tel Research Company, Incorporated Frequency shift demodulator

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