KR970003968A - TiSi2 접점을 사용하여 DRAM 회로 내의 주변 영역으로 비트 라인을 병합시키는 방법 - Google Patents

TiSi2 접점을 사용하여 DRAM 회로 내의 주변 영역으로 비트 라인을 병합시키는 방법 Download PDF

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KR970003968A
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KR1019960019954A
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고이찌 미조부찌
요이찌 미야이
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

실리콘 기판에서 n+ -또는 p+ -도프된 영역과 옴 접촉을 형성하기 위해서, 티타늄 층이 SiO2층 위에, SiO2층을 통하는 접촉 홀의 벽에 걸쳐, 그리고 접촉 홀에 의해 노출된 기판 내에 도프된 영역 위에 형성된다. 이 물질은 도프된 영역 내에 TiSi 부영역을 제공하는 N2또는 N2+H2분위기에 가열 및 노출된다. 과잉 티타늄은 제거되고 물질은 어닐링된다. 어닐링 공정의 결과로서, TiSix부영역이 TiSi2부영역으로 변환된다. 다음에 도전성 트레이스가 기판 내의 도프된 영역과의 옴 접촉을 제공하여 형성될 수 있다.

Description

TiSi2접점을 사용하여 DRAM 회로 내의 주변 영역으로 비트 라인을 병합시키는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 "비트 라인 아래 캐패시터" 구성을 갖는 집적 회로 메모리 소자의 일부를 도시한 단면도, 제2도는 "비트 라인 위 캐패시터" 구성을 갖는 집적 회로 메모리 소자의 일부를 도시한 단면도.

Claims (18)

  1. 반도체 소자의 제조시에 도프된 물질 비트 라인을 도프된 기판에 전기적으로 결합시키는 방법에 있어서, 상기 도프된 기판 영역과 상기 도프된 물질 비트 라인 사이의 접촉 홀 내에 도전성 부영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 형성 단계는 상기 도프된 기판과 상기 도프된 물질 비트 라인 사이에 다이오드 소자의 형성을 방지하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 형성 단계는 TiSi2부영역으로 상기 도전성 부영역을 구현하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 구현 단계는 상기 TiSi2부영역을 형성하기 위해 TiSix부영역을 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 구현 단계는 상기 접촉홀의 바닥 및 벽상에 Ti 층을 피착하는 단계, 상기 TiSix부영역을 형성하기 위해 N2가스 분위기에서 상기 Ti 층 및 상기 확산 영역을 가열하는 단계, 및 상기 반도체소자로부터 과잉 Ti 및 TiN을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 구현 단계는 상기 도프된 영역상의 상기 접촉 홀 내에 비도프된 폴리-Si 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 반도체 소자는 상보적 금속 산화물 반도체 기술로 구현된 동적 랜덤 억세스 메모리인 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 바트 라인은 폴리-Si 및 폴리-사이드 물질을 포함하는 물질의 그룹으로부터 선택된 적어도 하나의 비트 라인을 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 도프된 영역은 n+ -도프된 영역 및 P+ -도프된 영역으로 이루어진 그룹으로부터 선택된 적어도 하나의 비트 라인을 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 동적 랜덤 억세스 메모리는 비트 라인 위 캐패시터 동적 랜덤 억세스 메모리인 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 비트 라인 상에 n+ -폴리-Si/WSix, P+ -폴리-Si/WSix, p+ -폴리-Si/TiSi2및 p+ -폴리-Si/TiSi2로 이루어진 그룹에서의 물질들 중 적어도 하나로부터 선택된 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 반도체 기판 내의 적어도 하나의 도프된 영역, 상기 반도체 기판을 덮는 절연층, 및 제1항의 공정에 의해 상기 도프된 영역에 전기적으로 결합된 적어도 하나의 비트 라인을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 상보적 금속 산화물 반도체 소자에서 접촉 홀을 통해 비트 라인을 도프된 영역에 전기적으로 결합시키는 방법에 있어서, 상기 접촉 홀에 의해 노출된 상기 도프된 영역 부분 상에 그리고 상기 접촉 홀의 벽상에 Ti 층을 형성하는 단계, 상기 Ti 층을 N2를 포함하는 가스에 가열 및 노출시키는 단계로서, 상기 Ti 층의 상기 도프된 영역의 일부는 TiSi 부영역을 형성하는 단계, 상기 소자로부터 Ti 및 TiN을 제거하는 단계, TiSi 부영역을 형성하기 위해 상기 TiSi 부영역을 어닐링하는 단계, 및 상기 접촉 홀 내의 상기 TiSi 부영역 상에 상기 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 비트 라인을 형성하는 상기 단계는 n+ -폴리-Si 및 p+ -폴리-Si로 이루어진 그룹으로부터 선택된 물질로부터 상기 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제13항에 있어서, n+ -도프된 영역 및 p+ -도프된 영역으로 이루어진 그룹으로부터 적어도 하나의 확산된 영역을 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제13항에 있어서, Ti 층을 형성하는 단계 전에 접촉 홀에 의해 노출된 도프된 영역 위에 비도프된 폴리-Si 층을 부가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제14항에 있어서, n+ -폴리-Si/WSix, p+ -폴리-Si/WSix, n+ -폴리-Si/TiSi2및 p+ -폴리-Si/TiSi2로 이루어진 그룹으로부터 선택된 물질로 상기 비트 라인을 덮는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제13항에 있어서, 상기 반도체 소자는 바트 라인 위 캐패시터 동적 랜덤 억세스 메모리인 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960019954A 1995-06-06 1996-06-05 TiSi2 접점을 사용하여 DRAM 회로 내의 주변 영역으로 비트 라인을 병합시키는 방법 KR970003968A (ko)

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