KR960702677A - 평면화된 트렌치 및 전계 산화물 분리 방법(planarized trench and field oxide isolation scheme) - Google Patents

평면화된 트렌치 및 전계 산화물 분리 방법(planarized trench and field oxide isolation scheme)

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Abstract

트렌치 분리와 전계 산화물 형성을 결합시킴으로써 반도체 기판에서의 활성영역을 격리시키는 분리 방법이 개시되어 있다. 깊은 트렌치는 실리콘 기판에서 에칭된다. 산화물층은, 에칭된 트렌치를 또한 충전시키도록 전계 기판상에 데포지트된다. 다음에, 폴리실리콘층은 웨이퍼상에 데포지트되고 에치백되어 폴리실리콘 스페이서를 형성한다. 이러한 폴리실리콘 스페이서는, 상기 기판의 활성 영역상에 놓인 산화물을 에칭하는데 사용되는 포트레지스트 마스크를 정렬시킴으로써 전체벽이 있는 활성 영역을 갖는 완전 평면화 분리 영역을 초래시키는데 사용된다.

Description

평면화된 트렌치 및 전계 산화물 분리 방법(PLANARIZED TRENCH AND FIELD OXIDE ISOLATION SCHEME)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 포트레지스트가 재거되고 폴리실리콘 스페이서가 선택적으로 습식 에칭된 후의 제7도 구조를 예시한 것이다.
제9도는 질화물층이 에칭된 후의 제8도 구조를 예시한 것이다.

Claims (18)

  1. 트렌치 분리와 전계 산화물 형성을 결합시킴으로써 실리콘 기판상의 활성 영역을 격리시키는 분리방법에 있어서, 상기 기판상에 패드 산화물 층을 데포지트하는 단계, 상기 패드 산화물상에 질화물층을 데포지트하는 단계, 제1포토레지스트 마스크를 사용하여 상기 기판상에 활성 및 비활성 영역을 한정하는 단계, 상기 기판의 비활성 영역으로부터 상기 패드 산화물층 및 상기 질화물층을 제거하는 단계, 상기 비활성 영역에서 미리 결정된 깊이까지 상기 기판을 에칭하는 단계, 상기 비활성 영역에서 하나 이상의 깊이 트렌치 영역을 한정하도록 LTO 경질 마스크를 패터닝하는 단계, 한정된 바와같은 하나 이상의 깊은 트렌치를 에칭하는 단계, 상기 기판으로부터 상기 LTO 층을 제거하는 단계, 미리 결정된 두께의 산화물층이 상기 하나 이상의 깊은 트렌치를 충전시키도록 상기 기판상에 상기 산화물충을 데포지트하는 단계, 상기 산화물층상에 폴리실리콘층을 데포지트하는 단계, 스페이서를 형성하도록 상기 폴리실리콘층을 에치하는 단계, 및 상기 활성 영역상에 있는 산화물층의 일부가 신뢰성있게 에칭될 수 있도록 상기 스페이서를 사용하여 상기 산화물층의 상부에 제2의 포토레지스트 마스크를 정렬시키는 단계를 포함하는 분리 방법.
  2. 제1항에 있어서, 상기 활성 영역상에 놓인 산화물층의 일부를 제거하는 단계, 상기 제2의 포트레지스트마스크를 제거하는 단계, 및 상기 폴리실리콘 스페이서를 제거하는 단계를 부가적으로 포함하는 분리방법.
  3. 제2항에 있어서, 상기 스페이서는 상기 산화물 층의 두께와 대략적으로 동일한 거리만큼 상기 활성영역으로부터 측면으로 변위되어 있는 분리 방법.
  4. 제3항에 있어서, 상기 스페이서는, 상기 활성 영역에 대한 평면 전계 산화뭍을 형성하도록 상기 스페이서 다음에 놓인 산화물층의 일부가 에칭되게 하는 자기 정렬 마스크로서 작용하는 분리 방법.
  5. 제4항에 있어서, 상기 산화물층은 열적 TEOS 또는 플라즈마 강화 TEOS(PETEOS)를 사용하여 데포지트되는 분리 방법.
  6. 제5항에 있어서, 상기 산화물층은 소기의 전계 산화물 두께와 동일한 두께로 데포지트되는 분리 방법.
  7. 제6항에 있어서, 상기 폴리실리콘 층을 에칭하는 단계는 반응 이온 에칭(RIE)에 의해 달성되는 분리 방법.
  8. 제7항에 있어서, 상기 기판이 에칭되는 미리 결정된 깊이는 1㎛와 동일한 분리 방법.
  9. 트렌치 분리와 전계 산화물 형성을 결합시킴으로써 실리콘 기판상의 활성영역을 격리시키는 분리 방법에 있어서, 상기 기판상에 제1의 패드 산화물층을 데포지트하는 단계, 상기 패드 산화물상에 질화물층을 데포지트하는 단계, 제1포트레지스트 마스크를 사용하여 상기 기판상에 활성 및 비활성 영역을 한정하는 단계, 상기기판의 비활성 영역으로부터 상기 패드 산화물층 및 상기 질화물층을 제거하는 단계, 상기 비활성 영역에서 미리 결정된 깊이로 상기 기판을 에칭하는 단계, 상기 비활성 영역에서 하나 이상의 깊은 트렌치 영역을 한정하도록 LTO 경질 마스크를 패터닝하는 단계, 한정된 바와같은 하나 이상의 깊은 트렌치를 에칭하는 단계, 상기 기판으로부터 상기 LTO층을 제거하는 단계, 미리 결정된 두께의 산화물 층이 상기 하나 이상의 깊은 트렌치를 충전시키도록 상기 기판상에 상기 산화물층을 데포지트하는 단계, 상기 산화물층상에 폴리실리콘층을 데포지트하는 단계, 및 스페이서를 형성하도록 상기 폴리실리콘층을 에칭하는 단졔, 및 상기 활성 영역상에 놓인 산화물층의 일부가 신뢰성있게 에칭될 수 있도록 상기 스페이서를 사용하여 상기 산화물층의 상부에 제2의포트레지스트 마스크를 정렬시키는 단계를 포함하는 분리 방법.
  10. 제9항에 있어서, 제2의 포트레지스트 마스크를 정렬시키는 단계후에 이행될 이하의 단계; 상기 활성영역상에 놓인 산화물충의 일부를 제거하는 단계, 상기 제2의 포트레지스트 마스크를 재거하는 단계, 및 상기 폴리실리콘 스페이서를 제거하는 단계를 부가적으로 포함하는 분리 방법.
  11. 제10항에 있어서, 상기 기판으로부터 상기 LTO층을 에칭하는 단계후에 및 상기 기판상에 산화물층을 데포지트하는 단계전에 이행되는 제2의 패드 산화물층을 데포지트하는 단계를 부가적으로 포함하는 분리 방법.
  12. 제11항에 있어서, 상기 스페이서는 상기 산화물층의 두께와 개략적으로 동일한 거리만큼 상기 활성 영역으로부터 측면으로 변위되어 있는 분리 방법.
  13. 제12항에 있어서, 상기 스페이서는 상기 활성 영역에 대한 평면 전계 산화물을 형성하도록 상기 스페이서 다음에 놓인 산화물층의 일부가 에칭되게 하는 자기 정렬 마스크로서 작용하는 분리 방법.
  14. 제13항에 있어서, 상기 산화물층은 열적 TEOS 또는 플라즈마 강화 TEOS(PETEOS)를 사용하여 데포지트되는 분리 방법.
  15. 제14항에 있어서, 상기 산화물층은 소기의 전계 산화물 두께와 동일한 두께로 데포지트되는 분리 방법.
  16. 제15항에 있어서. 상기 폴리실리콘층을 에칭하는 단계는 반응 이온 에칭(RIE)에 의해 달성되는 분리방법.
  17. 제16항에 있어서, 상기 기판이 에칭되는 미리 결정된 깊이는 1㎛와 동일한 분리 방법.
  18. 청구범위 제10항의 방법에 따라 제조되는 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943578A (en) * 1993-02-05 1999-08-24 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having an element isolating region
US6307273B1 (en) * 1996-06-07 2001-10-23 Vanguard International Semiconductor Corporation High contrast, low noise alignment mark for laser trimming of redundant memory arrays
US6322634B1 (en) * 1997-01-27 2001-11-27 Micron Technology, Inc. Shallow trench isolation structure without corner exposure
SE512813C2 (sv) * 1997-05-23 2000-05-15 Ericsson Telefon Ab L M Förfarande för framställning av en integrerad krets innefattande en dislokationsfri kollektorplugg förbunden med en begravd kollektor i en halvledarkomponent, som är omgiven av en dislokationsfri trench samt integrerad krets framställd enligt förfarandet
TW359005B (en) * 1997-09-01 1999-05-21 United Microelectronics Corp Method for manufacturing mixed circuit bi-gap wall structure
TW365049B (en) * 1997-10-18 1999-07-21 United Microelectronics Corp Manufacturing method for shallow trench isolation structure
DE19751740B4 (de) * 1997-11-21 2005-03-10 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Schaltung mit unterschiedlich tiefen Isolationsgräben
KR19990058297A (ko) * 1997-12-30 1999-07-15 김규현 반도체 소자 분리를 위한 트랜치 구조 및 그 형성방법
KR100253406B1 (ko) 1998-01-20 2000-04-15 김영환 반도체 파워 집적회로에서의 소자격리구조 및 그 방법
US6440819B1 (en) * 1998-03-03 2002-08-27 Advanced Micro Devices, Inc. Method for differential trenching in conjunction with differential fieldox growth
KR100275730B1 (ko) * 1998-05-11 2000-12-15 윤종용 트렌치 소자분리 방법
KR100468712B1 (ko) * 1998-06-19 2005-04-06 삼성전자주식회사 열산화 공정을 포함하지 않는 반도체장치의 트렌치 소자분리방법
TW395024B (en) * 1998-08-28 2000-06-21 United Microelectronics Corp The method to shape up a shallow trench for isolation in IC
EP0987642A3 (en) 1998-09-15 2004-03-10 Citibank, N.A. Method and system for co-branding an electronic payment platform such as an electronic wallet
US6239002B1 (en) * 1998-10-19 2001-05-29 Taiwan Semiconductor Manufacturing Company Thermal oxidizing method for forming with attenuated surface sensitivity ozone-teos silicon oxide dielectric layer upon a thermally oxidized silicon substrate layer
US6060348A (en) * 1998-11-02 2000-05-09 Vanguard International Semiconducter Corporation Method to fabricate isolation by combining locos and shallow trench isolation for ULSI technology
US7045435B1 (en) * 1998-11-03 2006-05-16 Mosel Vitelic Inc Shallow trench isolation method for a semiconductor wafer
KR20000040104A (ko) * 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법
US6245639B1 (en) * 1999-02-08 2001-06-12 Taiwan Semiconductor Manufacturing Company Method to reduce a reverse narrow channel effect for MOSFET devices
KR100338766B1 (ko) * 1999-05-20 2002-05-30 윤종용 티(ｔ)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자
US6372600B1 (en) * 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
CA2385031A1 (en) 1999-09-17 2001-03-22 Telefonaktiebolaget Lm Ericsson A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices
US6245636B1 (en) 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6376286B1 (en) * 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6465852B1 (en) 1999-10-20 2002-10-15 Advanced Micro Devices, Inc. Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer
US6229187B1 (en) 1999-10-20 2001-05-08 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6110797A (en) * 1999-12-06 2000-08-29 National Semiconductor Corporation Process for fabricating trench isolation structure for integrated circuits
KR100389031B1 (ko) * 2001-06-19 2003-06-25 삼성전자주식회사 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법
DE10142595C2 (de) * 2001-08-31 2003-10-09 Infineon Technologies Ag Verfahren zum Ausgleichen von unterschiedlichen Stufenhöhen und zum Herstellen von planaren Oxidschichten in einer integrierten Halbleiterschaltungsanordung
US6818528B2 (en) * 2001-10-24 2004-11-16 International Business Machines Corporation Method for multi-depth trench isolation
US6930027B2 (en) * 2003-02-18 2005-08-16 Freescale Semiconductor, Inc. Method of manufacturing a semiconductor component
US20050136588A1 (en) * 2003-12-23 2005-06-23 Chris Speyer Method of forming isolation regions
US7141478B2 (en) * 2004-01-26 2006-11-28 Legerity Inc. Multi-stage EPI process for forming semiconductor devices, and resulting device
JP2005276931A (ja) * 2004-03-23 2005-10-06 Toshiba Corp 半導体装置およびその製造方法
US20070054464A1 (en) * 2005-09-08 2007-03-08 Chartered Semiconductor Manufacturing Ltd. Different STI depth for Ron improvement for LDMOS integration with submicron devices
US8501632B2 (en) * 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US8936995B2 (en) 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
KR102209097B1 (ko) 2014-02-27 2021-01-28 삼성전자주식회사 이미지 센서 및 이의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57204133A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Manufacture of semiconductor integrated circuit
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
JPS59177940A (ja) * 1983-03-28 1984-10-08 Nec Corp 素子分離領域の製造方法
JPS6367747A (ja) * 1986-09-09 1988-03-26 Sharp Corp 半導体装置の素子分離方法
EP0424608B1 (en) * 1989-10-25 1993-12-01 International Business Machines Corporation Forming wide dielectric filled isolation trenches in semiconductors
US5385861A (en) * 1994-03-15 1995-01-31 National Semiconductor Corporation Planarized trench and field oxide and poly isolation scheme
US5411913A (en) * 1994-04-29 1995-05-02 National Semiconductor Corporation Simple planarized trench isolation and field oxide formation using poly-silicon

Also Published As

Publication number Publication date
EP0698284A1 (en) 1996-02-28
EP0698284B1 (en) 2000-05-10
DE69516769D1 (de) 2000-06-15
DE69516769T2 (de) 2000-12-28
US5683932A (en) 1997-11-04
US5691232A (en) 1997-11-25
WO1995025343A1 (en) 1995-09-21
KR100329061B1 (ko) 2002-11-13

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