KR960035833A - 초소형 반도체 디바이스 및 조립과 접속 방법 - Google Patents

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KR960035833A
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고론킨 허버트
엔. 테흐라니 사이드
발테르 마르신
쯔이 레이몬드
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빈센트 비. 인그라시아
모토로라 인코포레이티드
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Abstract

기판의 플레이너 표면을 패터닝하여 패턴 에지(예컨데 메사)를 형성하고 패턴 에지에 대하여 오버라잉 관계로 반도체 물질의 다수의 층을 형성하여 층에 불연속성이 발생하고 패턴에지의 한 측면의 제1층이 패턴 에지의 다른 측면의 별개의 층과 결합하여 전기적 접촉을 이루는 것을 포함하는 초소형 반도체 디바이스 및 그 조립 방법.

Description

초소형 반도체 디바이스 및 조립과 접속 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명을 구체적으로 설명하는 공진 상호 밴드 터널링 다이오드에 대한 개략 단면도.

Claims (4)

  1. 반도체 디바이스 조립 방법에 있어서, 플레이너(planar) 표면을 갖는 지지 기판을 제공하는 단계와, 제1패턴 에지를 형성하기 위해 기판의 플레이너 표면을 패터닝하는 단계와, 제1패턴 에지의 반대 측면에 대해 오버라잉 관계로 적어도 반도체 디바이스를 부분적으로 규정하는 물질의 다수의 오버라잉층을 연속적으로 형성하여 제1패턴 에지의 층에 불연속성이 발생되고 제1패턴 에지의 반대 측면중 하나 위의 다수층중의 제1층이 제1패턴 에지의 반대 측면의 다수층 중의 별개의 층과 결합되어 전기적 접촉을 이루는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 조립방법.
  2. 반도체 디바이스 조립 방법에 있어서, 플레이너 표면을 갖는지지 기판을 제공하는 단계와, 측벽으로써 제1패턴 에지를 형성하기 위해 상기 기판의 상기 플레이너 표면을 패터닝하는 단계와, 제1패턴 에지의 측벽을 포함하는 상기 기판 표면위에 물질층을 적합하게 형성하는 단계와, 물질층의 정성된 두께가 상기 측벽을 덮어두도록 물질층을 이방성으로 제거하는 단계와, 마스크로서 상기 측벽을 덮는 상기 물질층의 정선된 상기 두께를 이용하므로써 제1패턴 에지로부터의 상기 정선된 두께가 일정한 간격으로 옆으로 놓이는 제2패턴 에지를 형성하도록 상기 기판의 표면을 에칭하는 단계와, 상기 측벽을 덮는 물질층의 정선된 두께를 제거하는 단계와, 각각의 제1 및 제2패턴 에지의 제1 및 제2반대측면에 대항 오버라잉 관계로 최소한 부분적으로 반도체 디바이스를 규정하는 물질층의 다수의 오버라잉층을 형성하여 각각의 제1 및 제2패턴 에지의 층에서 불연속성이 발생되며 상기 제1패턴 에지의 제1반대 측면의 다수의 층중 제1층이 제1패턴 에지의 제2반대 측면의 다수의 층중 제2층과 결합되어 전기적 접촉을 이루며 상기 제2패턴 에지의 제1반대 측면의 다수의 층중 제3층이 상기 제2패턴 에지의 제2반대 측면의 다수의 층중 제4층과 결합되어 전기적 접촉을 이루는 것을 특징으로 하는 반도체 장치 조립방법.
  3. 반도체 디바이스에 있어서, 플레이너 표면을 갖는 지지 기판과, 상기 기판의 상기 플레이너 표면에 형성된 제1패턴 에지와, 상기 제1패턴 에지의 반대 측면에 오버라잉 관계로 연속적으로 위치하고 반도체 디바이스를 최소한 부분적으로 규정하여 불연속성이 상기 제1패턴 에지의 상기 층에 발생되고 상기 제1패턴에지의 상기 반대 측면중 하나의 다수의 층중 제1층이 상기 제1패턴 에지의 상기 반대측면의 또다른 곳의 상기 다수의 층중 별개의 층과 결합하여 전기적 접촉을 이루는 다수의 오버라잉 물질층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 반도체 디바이스에 있어서, 플레이너 표면을 갖는지지 기판과, 상기 기판의 플레이너 표면에 형성된 제1패턴 에지와, 상기 제1패턴 에지로부터 정선된 간격을 횡방향으로 두는 제2패턴 에지와, 각각의 제1 및 제2패턴 에지의 제1 및 제2반대 측면에 대해 오버라잉 관계로 반도체 디바이스를 최소한 부분적으로 규정하여 각각의 상기 제1 및 제2패턴 에지의 층에서 불연속성이 발생하며 상기 제1패턴 에지의 상기 제1반대 측면의 다수의 층중 제1층이 상기 제1패턴 에지의 상기 제2반대 측면의 다수의 층중 제2층과 결합하여 전기적 접촉을 이루며 상기 제2패턴 에지의 상기 제1반대 측면의 상기 다수의 층중 제3층이 상기 제2패턴 에지의 상기 제2반대 측면의 상기 다수의 층중 제4층과 결합하여 전기적 접촉을 이루는 다수의 오버라잉 물질층을 포함하는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960005885A 1995-03-07 1996-03-07 초소형 반도체 디바이스 및 조립과 접속 방법 KR960035833A (ko)

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US399809 1995-03-07
US08/399,809 US5659179A (en) 1995-03-07 1995-03-07 Ultra-small semiconductor devices having patterned edge planar surfaces

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US5659179A (en) 1997-08-19
JPH08274352A (ja) 1996-10-18
EP0731502A3 (en) 1999-01-20
CN1137169A (zh) 1996-12-04
EP0731502A2 (en) 1996-09-11
CN1091945C (zh) 2002-10-02

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