CN1091945C - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims description 28
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims 2
- 238000000059 patterning Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 81
- 230000012010 growth Effects 0.000 description 17
- 238000005260 corrosion Methods 0.000 description 13
- 230000007797 corrosion Effects 0.000 description 13
- 239000013078 crystal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 7
- 229910005542 GaSb Inorganic materials 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910000673 Indium arsenide Inorganic materials 0.000 description 4
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 4
- 230000005012 migration Effects 0.000 description 4
- 238000013508 migration Methods 0.000 description 4
- 229910017115 AlSb Inorganic materials 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009972 noncorrosive effect Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003954 pattern orientation Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
- H01L29/66204—Diodes
- H01L29/66219—Diodes with a heterojunction, e.g. resonant tunneling diodes [RTD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/88—Tunnel-effect diodes
- H01L29/882—Resonant tunneling diodes, i.e. RTD, RTBD
Abstract
超小型半导体器件与制造方法，包括对一基板的平面表面制作图案以形成一图案边缘(例如一台面)而且以覆盖图案边缘的关系，顺序形成多个半导体材料层使得在层中形成一间断，在图案边缘的一侧的第一层与图案边缘的另一侧的一个不同层直线对准并电连接。
Description
本发明涉及超小型半导体器件，而且特别涉及制造超小型半导体器件的改进技术。
一般来说，在半导体工业中最大的困难和/或问题发生在外部电连接的形成及在单个基板上不同元件的内连接。半导体器件典型地是在一平面基板上通过顺序生长或沉积材料的几个不同的材料层，然后在这些层中的一个或多个上制作图案或腐蚀以便暴露出一个下表面来制造的。之后为了内连接或外部连接，在这些暴露出来的表面上沉积金属。
在这个工序过程中的一个问题是腐蚀需要掩模，使用掩模要将几个复杂的步骤加到这个工序过程中，因而给这一工序过程增加了劳动和费用。而且，金属接触面需要相对大量的地方，结果许多半导体器件由于对它们提供外部连接能力在尺寸上受到限制。
因而，提供对于内连接及处部连接的形成不包括附加的腐蚀步骤的半导体器件及制造方法，是具有很高优越性的。
本发明的一个目的是提供新型的超小型半导体器件及制造和连接方法。
本发明的另一个目的是提供新型的超小型半导体器件及制造和连接方法，其中在各个层形成过程中自动形成内连接中的至少一些连接。
本发明的再一个目的是提供新型的超小型半导体器件及制造和连接方法，其中外部端子和内连接的形成不需要附加的掩模及腐蚀步骤。
本发明还有一个目的，是提供新型超小型半导体器件，它们比以前那些带有标准外部端子的可能的半导体装置要小。
本发明还有另一个目的是使用简化的制造及连接方法，提供新型超小型半导体器件。
上述问题在一超小型半导体器件及制造方法中至少得到部分解决并实现上述目标，这个超小型半导体器件及制造方法包括给一基板的平面表面制作图案，来形成一图案边缘例如一台面，并以对该图案边缘覆盖的关系依次形成半导体材料的多个层，使得这些层产生一间断，而且在图案边缘的一侧的第一层与在图案边缘另一侧的一个不同层呈(直线)对准并电连接。
因而在制造过程中器件不同层间的电内连接自动形成。在间断处的相对侧上形成接触点来完成这个器件。
参看附图
图1是一个现有技术中谐振带间隧道二极管的简化剖面图；
图2是体现本发明的谐振带间隧道二极管的简化剖面图；
图3是现有技术中二个谐振隧道二极管推的简化剖面图；
图4和图5是根据本发明形成谐振隧道二极管推的中间步骤的简化剖面图；
图6是体现本发明的谐振隧道二极管堆的简化剖面图；
图7是在图6中示出的谐振隧道二极管堆的示意图。
特别参看图1，示出了一个普通谐振隧道二极管(RTD)10。二
极管10是通过InAs/AlSb/GaSb材料体系的顺序排列层的外延生长在平面GaSb基板12上制造的异质结构器件的例子。在二极管10的制造中1在基板12的平面表面上外延生成一第一低电阻通路层13，在这之后顺序生成第一阻挡层14，有源量子阱层15，第二阻挡层16及第二低电阻通路层17。
通过任何普通的蒸发和制作图案技术在第二通路层17的表面形成第一金属接触面18。金属接触面18然后被用做掩模来腐蚀各个层用以形成通常的台结构，这个台结构将层分离成二极管10。第二金属接触面19然后被蒸发在通路层13的剩余部分的表面，为二极管10形成第二外部端子。
就象那些在本领域中一般技术人员将理解的那样，在通路层17的表面上为金属接触面18制作图案需要几个步骤。需要某种特殊腐蚀来形成台面的理想垂直侧壁而不破坏各个层并且不减少二管10的预期寿命。例如，二极管的三种材料InAs，GaSb及AlSb具有不同特性在一个台面腐蚀液中以不同速率腐蚀。由此不易控制侧壁的形成。而且，需要几个附加步骤来为与通路层13电连接的金属接触面19制作图案，也不能破坏在其间的其它暴露层或产生短路等等。此外，通路层13必须生成大大厚于其它层的厚度以便为腐蚀提供充足材料，刻化要足够的深以完全隔离二极管10的各个层，同时保留足够的厚度为二极管10运载电流到金属接触面19。
现在参看图2，示出了体现本发明的一种新型谐振隧道二极管(RTD)20。应该理解到这只是一种典型的异质结构器件的例子，这个异质结构器件可以使用将要描述的新型技术来制造。象结合图1的二极管10所说的那样，二极管10是通过InAs/AISb/GaSb材料系列的顺序排列层的外延生长在GaSb基板22上制造的。当然应理解到可以使用其它材料及其它材料系列，并且下面描述仅是为了解释而简单给出的。
在二极管20的制造中，基板22首先被施以图案来形成由单个图案边缘23代表的一个或多个图案边缘。在这个特例实施例中，基板22被腐蚀以形成一台面24，台面24确定了围绕其上表面的图案边缘23。当然应理解到根据所制造的特殊器件及与在晶片20上形成的器件及电路数目，在基片22上可形成广泛多样的图案边缘。注意到在任何其它结构或层面形成之前在晶片22上进行施加图案制作和腐蚀等是很重要，使这些步骤大大简化。然后在制作了图案的基板而不是平面基板上进行外延生长。
一旦基板22完全被制作图案，在该表面上许多外延层就顺序生成。再一次以二极管20为例，第一通路层25外延生长在基板22的平面表面上及在图案边缘23上以覆盖图案边缘23的二侧。在通路层25上第一阻挡层26有源量子阱层27第二阻挡层28及第二通路层29顺序生成。象将要理解的那样，通过任何的传统技术包括但不限于MBE、MOCD，CBE等外延生长层25、26、27、28、29。
晶面的生长速率是由吸附原子的粘滞系数和它们的迁移长度所确定的。粘滞系数和吸附原子迁移长度强烈地依靠吸附原子种类。晶面及生长参数并可在一宽的范围上变化。因而过度生长结构的形态受在图案边缘的晶面生长习性的强烈影响。这个结构的初始形状在生长过程中变化并且在图案边缘形成特异晶面。这些层的厚度依赖于晶面、吸附原子种类及生长参数。例如镓(Gallium)在(111)B面上具有很低的粘滞系数在这些晶面上具有高的迁移长度。因而，Ga不大可能在这些晶面上成核。铝(Aluminum)相反在这些面上具有高的粘滞系数和低的迁移长度。结果对于这些材料在(111)B面上获取了不同生长速度及不同的层厚度。根据生长条件及特殊物质，可获得具有低生长速率的面，这些平面通常称做不生长面(non-growth plane)。
在图案边缘23上面的层25-29生长利用了晶面生长习性，结果在图案边缘23处的层25-29产生了一个间断。一般来说结晶取向。吸附原子种类及生长参数确定基板22上在外延生长期间与图案边缘相邻的面的形成。用图案边缘23处的晶面生长习性，在图案边缘23的一面(在台面顶部)上生成的第一通路层25与生成在图案边缘23的另一端的第二通路层29成直线对准并电连接。
二极管20制造中的关键点是在生成在图案边缘23的一侧(在台面上)的第一通路层25与生成在图案边缘23的另一侧的第一通路层25之间避免短路。这个完全的间断是通过选取适当腐蚀厚度(台面高度)，图案取向及外延层25-29的厚来取得的。一般说来，希望使图案边缘23层可能陡而且台面的高度大于层25-28的总厚度但小于层25-29的总厚度。
在这个特殊例子中，二极管20的尺寸为50μm×50μm面层25及29是由InAs构成约为100nm厚。阻挡层26和28由AlSb构成约2.5nm厚而有源量子势阱层27由GaSb构成的约6.5nm厚。确定图案边缘23的台面以约500nm的高度形成。
带有层25-29完全生成的及在图案边缘23的一侧(台面顶部上)生成第一通路层25与在图案边缘23的另一侧生成的第二通路层29呈直线对准并电连接，二极管20通过在其上形成外部接触面或端子而被完成。这仅是用剥离技术(lift-off technique)通过蒸发在二极管20的表面形成来达到的，使在图案边缘23第一侧(在台面的顶部)的层29上形成第一接触面30以及在图案边缘23的相对另一侧上的层29上形成第二接面32。在这个实施例中，与台面相对的图案边缘23一侧的层25-28并不被连接而仅仅是充填围绕着台面的沟槽。
现在参看图3，以简化的剖面图示出了现有技术中的谐振隧道二极管(RTD堆35，堆35包括一基板36，基板36具有沉积在其上的第一双势垒RTD37以及沉积在第一RTD37上的第二双势垒RTD38。只能通过最初形成在基板36上的一个导电层造成从RTD38顶部上的顶接触面到RTD37底部的电连接。在现有技术中实际上不可能接触到RTD37和RTD38的结合处，除非腐蚀顶部RTD38来在下面RTD37上形成一台面。在这种场合，RTD37的横剖面积必须大于RTD38，这严重地限制了二个器件装置的尺寸。
现在将解释此以前带有标准处部端子的可能的半导体器件小的新型超小型半导体器件。特别参看图4，示出了一个基板40，基板40带有以任何普通制作图案技术在其上形成的第一图案边缘42。然后在基板40的整个表面包括图案边缘42的侧壁一致地沉积成一介质层。介质层可以是任何普通的材料如Si3N4，SiO2等。然后各向异性地腐蚀该介质层以形成一侧壁间隔44。一般地如本领域一般技术人员将会理解的那样，间隔44在其底部的厚度(这是所希望的尺寸)是由介质层的初始厚度控制的。
在第一图案边缘42的侧壁上形成所希望厚度的间隔44的情况下，用间隔44作为掩模进行对基板40第二腐蚀。如图5所示，第二腐蚀产生了以第一图案边缘42横向(和纵向)分开的图案边缘45。因而，上表面46被确定到图案边缘42的一侧，阶梯表面47被确定到图案边缘42与45之间而且下表面48被确定到图案边缘45的相对另一侧。这时注意二件事是重要的：第一，在形成半导体器件的任何层之前进行所有的制作图案及腐蚀，这样对这些层无任何损害发生；第二，由介质层的厚度控制阶梯表面47的尺寸并且可取得比用标平面印制所实现的几何形状小得多的几何形状。
现在参看图6，示出了其上形成有堆叠的双势垒二极管50和52的基板40(图5的)。半导体材料的多个层在基板40的上表面上顺序形成以覆盖二个图案边缘42和45的二侧。在这个特殊实施例中，多个层是外延生长的，在基板40的表面上形成第一通路层55、在层55上的形成第一阻挡层57、在第一阻挡层57上形成有源量子阱层59、在有源量子阱层59上形成第二阻挡导60并在第二阻挡层60上形成第二通路层62。
选择图案边缘42和45为不生长面。利用在图案边缘42和45处的晶面生长习性，在图案边缘42的一侧(在表面46上)上生成的第一通路层55与在图案边缘42的另一侧(在表面47上)的第二通路层62直线对准并电连接而且在图案边缘45的一侧(在表面47)上生成的第一通路层55与在图案边缘45的另一侧(在表面48上)上生成的第二通路层62直线对准并电连接。
通过将外引接触面或端子形成到其上就完成了二极管50和52。这仅仅是通过利用剥离技术将欧姆金属接触面蒸发到层62的表面，层62与基板40的表面46、47和48是相叠加覆盖的关系。在这种方式中，第一接触面70是形成在位于图案边缘42的第一侧上的层62上，用作二极管50及52的第一端子。而第二接触面74是形成在位于图案边缘45的相对另一侧上的层62上用作二极管52的第二端子。在这个实施例中，位于图案边缘45的相对于阶梯表面47的一侧上的层55、57、59及60并不连接且只是充填与图案边缘45邻接的沟槽。
特别参看图7，示出了堆叠的二极管50和52的示意图。如在图7中可见的，二极管50被连在端子70和层55之间而二极管52被连在层62和端子74之间。在特殊的应用中，二极管50的面积可做的大大超过二极管52的面积，使二极管50实质上成为对二极管52的一个欧姆接触面。在这个应用中，二极管52可做得很小以致用普通方法不能制造外引电接触面。然而，在这个披露的实施例中二极管52可以做得与所希望的一样小并且通过较大的二极管50和接触面74做外部连接。此外，由于用于构成阶梯表面47的新型技术，二极管52可以做得大大小于使用标准平面印刷技术可能制作的二极管。
因此，这里披露了新型半导体器件及制造方法，取消了在半导体器件及其内连结和外部连接的形成过程中的许多制作图案和/或腐蚀步骤。此外，用在本新型器件和方法中的制作图案和腐蚀步骤是在器件内的任何有源层形成之前进行的，结果没有损坏和/或沾污的危险。此外，披露了新型超小型半导体器件和制造与连接方法，其中至少一些内连接是在各个层形成过程中自动形成的。而且，披露了新型超小型半导体器件，它们比以前用标准外部端子的可能的半导体器件要小。
虽然我们已示出并描述了本发明的特殊实施，但本领域中一般技术人员会有进一步的修改和改进。因而我们希望人们理解到本发明不限于这些已示出的特殊形式，并且我们认为在所附的 书中包括那些与本发明的主旨和范围不能分离的所有改进。
Claims (10)
1.一种制造半导体器件的方法，其特征为包括步骤：
提供带有平面表面的支持基板；
为基板的平面表面制作图案以形成第一图案边缘；以及
以覆盖第一图案边缘的相对侧的关系，顺序形成至少部分确定半导体器件的多个材料覆盖层，使得第一图案边缘处的层形成一间断，而且在第一图案边缘的二相对侧之一上的多个层中的第一层与在第一图案边缘的二相对侧中的另一个上的多个层中的一个不同层直线对准并电连结。
2.如权利要求1所述的制造半导体器件的方法，其中制作图案步骤进一步的特征在于以所选择的高度在基板表面上制作图案成一台面且图案边缘被台面的边缘所确定。
3.如权利要求2所述的半导体器件的制造方法，其中该方法进一步特征在于台面的高度被选为小于多个层总厚度。
4.如权利要求1所述的半导体器件的制造方法，其中制作图案步骤的进一步特征在于以一侧壁形成第一图案边缘，在基板表面上，包括第一图案边缘的侧壁上，形成统一材料层，各向异性地去除该材料层以留下覆盖所述侧壁所选厚度的材料层，通过用覆盖侧壁的材料层的所选厚度作掩模腐蚀基板表面来形成在横向上与第一图案边缘间隔所选厚度的第二图案边缘，然后在进行顺序形成步骤之前去除覆盖侧壁所选厚度的材料层。
5.如权利要求4所述的半导体器件制造方法，其中制作图案步骤的进一步特征在于在基板表面以所选高度制作图案形成台面并且第一图案边缘由台面的边缘确定，而第二图案边缘在第二图案边缘与第一图案边缘之间确定了一个阶梯表面。
6.一种半导体器件，其特征在于包括：
带有平面表面的支持基板；
形成在基板的平面表面上的第一图案边缘；以及
多个材料覆盖层，它们至少部分确定半导体器件，以覆盖第一图案边缘的二相对侧的关系连续设置，使得在第一图案边缘处的层产生一个间断，而且在第一图案边缘二相对侧之一的多个层中的第一层与在第一图案边缘二相对侧的另一侧的多个层的一个不同层直线对准并电连接。
7.如权利要求6所述的半导体器件，其进一步特征在于第一图案边缘是由一个基板表面上具有高度的台面形成的，而且这个图案边缘由台面的边缘所确定。
8.如权利要求6所述的半导体器件，其进一步特征在于台面的高度低于所述多个层的总厚度。
9.如权利要求6所述的半导体器件，其进一步特征在于第二图案边缘从横向与第一图案边缘相隔一所选距离。
10.如权利要求9所述的半导体器件，其进一步特征在于第一图案边缘包括在基板表面上具有所选高度的台面，第二图案边缘在第二图案边缘与第一图案边缘之间确定一阶梯表面，该阶梯表面具有的高度低于台面的所选高度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/399,809 US5659179A (en) | 1995-03-07 | 1995-03-07 | Ultra-small semiconductor devices having patterned edge planar surfaces |
| US399809 | 1995-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1137169A CN1137169A (zh) | 1996-12-04 |
| CN1091945C true CN1091945C (zh) | 2002-10-02 |
Family
ID=23581045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN96102200A Expired - Fee Related CN1091945C (zh) | 1995-03-07 | 1996-03-06 | 半导体器件及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5659179A (zh) |
| EP (1) | EP0731502A3 (zh) |
| JP (1) | JPH08274352A (zh) |
| KR (1) | KR960035833A (zh) |
| CN (1) | CN1091945C (zh) |
| TW (1) | TW312024B (zh) |
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- 1996-03-04 TW TW085102588A patent/TW312024B/zh active
- 1996-03-06 CN CN96102200A patent/CN1091945C/zh not_active Expired - Fee Related
- 1996-03-06 JP JP8079564A patent/JPH08274352A/ja active Pending
- 1996-03-07 KR KR1019960005885A patent/KR960035833A/ko active IP Right Grant
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|---|---|
| CN1137169A (zh) | 1996-12-04 |
| EP0731502A2 (en) | 1996-09-11 |
| TW312024B (zh) | 1997-08-01 |
| US5659179A (en) | 1997-08-19 |
| KR960035833A (ko) | 1996-10-28 |
| JPH08274352A (ja) | 1996-10-18 |
| EP0731502A3 (en) | 1999-01-20 |
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