KR960035828A - 박막트랜지스터의 게이트 산화막 제조방법 - Google Patents
박막트랜지스터의 게이트 산화막 제조방법 Download PDFInfo
- Publication number
- KR960035828A KR960035828A KR1019950007109A KR19950007109A KR960035828A KR 960035828 A KR960035828 A KR 960035828A KR 1019950007109 A KR1019950007109 A KR 1019950007109A KR 19950007109 A KR19950007109 A KR 19950007109A KR 960035828 A KR960035828 A KR 960035828A
- Authority
- KR
- South Korea
- Prior art keywords
- silicon layer
- insulating film
- silicon
- layer
- film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title claims abstract 4
- 238000000034 method Methods 0.000 title claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract 26
- 239000010703 silicon Substances 0.000 claims abstract 26
- 239000010408 film Substances 0.000 claims abstract 25
- 238000000151 deposition Methods 0.000 claims abstract 3
- 238000005530 etching Methods 0.000 claims abstract 3
- 230000001590 oxidative effect Effects 0.000 claims abstract 2
- 238000000206 photolithography Methods 0.000 claims abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 2
- 229920005591 polysilicon Polymers 0.000 claims abstract 2
- 239000000758 substrate Substances 0.000 claims abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
이 발명은 박막트랜지스터의 제조 공정에 있어서 게이트 폴리실리콘층의 상부에 게이트 산화막 형성시 실리콘패턴 가장자리를 따라 게이트 산화막이 얇은 두께로 생성되는 현상을 방지할 수 있는 박막트랜지스터의 게이트 산화막 구조 및 그 제조방법에 관한 것으로, 기판 위에 실리콘층을 증착하는 제1단계와; 상기 실리콘층의 상부에 절연막을 적층한 후 사진식각하여 콘택형성부위만 절연막이 남도록 절연막을 패턴한 다음, 상기 실리콘층을 열산화하여 열산화막을 형성하고, 상기 실리콘층의 두께를 얇게 하는 제2단계와; 상기 실리콘층의 상부에 적층되어 있는 절연막과 열산화막을 제거하는 제3단계와; 상기 두께가 얇아진 실리콘층의 상부에 제2절연막을 증차한 후 실리콘패턴 형성부위만 절연막이 남도록 사진식각하여 절연막 패턴을 형성한 다음 열산화하여 상기 실리콘층의 두께를 더욱 얇게 만드는 제4단계와; 상기 두께가 더욱 얇아진 실리콘층의 상부에 형성되어 있는 제2열산화막 및 제2절연막을 식각하여 제거하는 제5단계와; 상기 더욱 얇아진 실리콘층의 상부를 전면 열산화하여 게이트산화막을 형성하며 동시에 실리콘패턴이 형성될 이외의 얇은 실리콘은 전부 산화되도록 하는 제6단계로 이루어져 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 바람직한 실시예에 따른 박막트랜지스터의 평면도이다.
Claims (3)
- 기판(2)위에 실리콘층(4)을 증착하는 제1단계와; 상기 실리콘층(4)의 상부에 절연막(6)을 적층한 후 사진식각하여 콘택이 형성될 부분만 절연막이 남도록 절연막(6)을 패턴한 다음, 상기 실리콘층(4)을 열산화하여 열산화막(8)을 형성하고, 콘택 형성부 이외의 상기 실리콘층(4)의 두께를 얇게하는 제2단계와; 상기 실리콘층(4)의 상부에 적층되어 있는 절연막(6)과 열산화막(8)을 제거하는 제3단계와; 상기 두께가 얇아진 실리콘층(4)의 상부에 제2절연막(7)을 증착한 후 사진식각하여 실리콘패턴 형성부위막 절연막이 남도록 제2절연막(7) 패턴을 형성한 다음 열산화하여 상기 실리콘층(4)의 두께를 더욱 얇게 만드는 제4단계와; 상기 두께가 더욱 얇아진 실리콘층(4)의 상부에 형성되어 있는 제2열산화막(9) 및 제2절연막(7)을 식각하여 제거하는 제5단계와; 상기 더욱 얇아진 실리콘층(4)의 상부를 전면 열산화하여 게이트산화막(10)을 형성하여 실리콘패턴 이외의 실리콘은 전부 열산화하여 절연층이 되도록 하는 제6단계로 이루어져 있는 박막트랜지스터의 게이트 산화막 제조방법.
- 제1항에 있어서, 상기 실리콘층(4)은 아몰퍼스실리콘 또는 폴리실리콘을 사용하는 것을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법.
- 제1항에 있어서, 상기 절연막(6) 및 제2절연막(7)은 질화실리콘(SiN3)을 사용하는 것을 특징으로 하는 박막트랜지스터의 게이트 산화막 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007109A KR0146205B1 (ko) | 1995-03-30 | 1995-03-30 | 박막트랜지스터의 게이트 산화막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950007109A KR0146205B1 (ko) | 1995-03-30 | 1995-03-30 | 박막트랜지스터의 게이트 산화막 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035828A true KR960035828A (ko) | 1996-10-28 |
| KR0146205B1 KR0146205B1 (ko) | 1998-11-02 |
Family
ID=19410960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950007109A KR0146205B1 (ko) | 1995-03-30 | 1995-03-30 | 박막트랜지스터의 게이트 산화막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0146205B1 (ko) |
-
1995
- 1995-03-30 KR KR1019950007109A patent/KR0146205B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0146205B1 (ko) | 1998-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970024021A (ko) | 반도체 장치의 제조 방법(method of manufacturing a semiconductor device) | |
| KR960012550A (ko) | 반도체 장치의 제조방법 | |
| KR970072380A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR960035828A (ko) | 박막트랜지스터의 게이트 산화막 제조방법 | |
| KR890004415A (ko) | 반도체장치의 소자 분리방법 | |
| KR970067628A (ko) | 반도체 장치의 소자분리막 형성방법 | |
| KR930020583A (ko) | 금속배선 콘택형성 방법 | |
| KR960005957A (ko) | 다층배선 형성방법 | |
| JPH06302540A (ja) | 半導体装置におけるコンタクト部形成方法 | |
| KR970053468A (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR970003469A (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR960035807A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR970024007A (ko) | 반도체장치의 콘택 형성방법 | |
| KR970030497A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| KR970018103A (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR970052486A (ko) | 측벽 산화막을 가지는 접촉창 형성 방법 | |
| KR980003891A (ko) | 노광용 정렬 키 제조방법 | |
| KR960019574A (ko) | 반도체 소자의 유전체막 형성방법 | |
| KR950001986A (ko) | 필드산화막 제조방법 | |
| KR980006528A (ko) | 박막 트랜지스터의 제조 방법 | |
| KR940027092A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR960002739A (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| KR940012625A (ko) | 커패시터 제조방법 | |
| KR970053372A (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR970051909A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080429 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |