KR960026114A - 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법 - Google Patents

모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법 Download PDF

Info

Publication number
KR960026114A
KR960026114A KR1019940034390A KR19940034390A KR960026114A KR 960026114 A KR960026114 A KR 960026114A KR 1019940034390 A KR1019940034390 A KR 1019940034390A KR 19940034390 A KR19940034390 A KR 19940034390A KR 960026114 A KR960026114 A KR 960026114A
Authority
KR
South Korea
Prior art keywords
layer
insulating
substrate
silicon
trenches
Prior art date
Application number
KR1019940034390A
Other languages
English (en)
Other versions
KR0160542B1 (ko
Inventor
권오준
이정희
이용현
Original Assignee
양숭택
재단법인 한국전자통신연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양숭택, 재단법인 한국전자통신연구소 filed Critical 양숭택
Priority to KR1019940034390A priority Critical patent/KR0160542B1/ko
Priority to US08/564,505 priority patent/US5773353A/en
Publication of KR960026114A publication Critical patent/KR960026114A/ko
Application granted granted Critical
Publication of KR0160542B1 publication Critical patent/KR0160542B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/7627—Vertical isolation by full isolation by porous oxide silicon, i.e. FIPOS techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/96—Porous semiconductor

Abstract

고주파수 대역(800MHz~10GHz)의 모노리틱 마이크로 웨이브 집적회로(MMIC)의 제작을 가능하게 하는 실리콘 기판의 구조 및 그 제조방법이 개시된다.
활성 영역의 양측면에 그리고 실리콘 반도체 기판(40) 위에는 두개의 트렌치가 형성되고, 두 트렌치 각각의 내에는 900Å 정도의 산화막(47), 4000Å 정도의 저온 산화막(48), 2000Å 정도의 실리콘 질화막(49)이 형성되며 그 내부에는 산화막(50)이 채원진다.
두 트렌치 외측의 비활성 영역에도 다공질 실리콘 산화층이 형성된다. 이런 구조의 실리콘 기판을 MMIC의 제작에 적용하면 제품의 생산성을 높이고 원가를 절감할 수 있게 된다.

Description

모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 바람직한 실시예에 따른 MMIC용 실리콘 기판의 구조를 나타낸 단면도, 제4A도 내지 제4F도는 본 발명의 바람직한 실시예에 따라 MMIC용 실리콘 기판을 제조하는 방법을 공정순서대로 나타낸 단면도.

Claims (4)

  1. 제1도전형의 실리콘 반도체 기판(40)을 사용하여 형성된 다공질 실리콘 산화를 기판과; 상기 다공질 산화물 기판 위의 활성 영역 내에 순차적 적층된, 다공질의 형성을 위한 양극 반응이 일어나지 않는 제2도전형의 차폐층(41) 및 능동소자의 형성을 위한 활성층(42,43)과; 상기 활성 영역의 양측에서 상기 활성층의 표면으로 부터 소정의 깊이까지 각각 형성되되, 적어도 상기 다공질 실리콘 산화물 기판의 상부위 일부까지 각각 형성되는 두개의 트렌치와; 상기 다공질 실리콘 산화물 기판의 양측으로부터 상기 다공질 실리콘 산화물 기판의 양측면에 각각 인접한 상기 두 트랜치의 외측면까지 사이의 상기 다공질 실리콘 산화물 기판 위에, 상기 차폐층(41)의 두께 및 상기 활성층(42,43)의 두께의 합 또는 그 이상의 두께로 형성되는 다공질 실리콘 산화물 층을 포함하고; 상기 트렌치의 내측은 절연물질(47~50)로 채워지는 모노리틱 마이크로 웨이브 집적회로용 기판.
  2. 제1항에 있어서, 상기 실리콘 반도체 기판(40)은 P형의 도전성을 갖고, 상기 차폐층(41)은 N-형의 도전성의 실리콘 에피택셜 층인 모노리틱 마이크로 웨이브 집적회로용 기관.
  3. 제1불순물이 균일하게 도핑된 그리고 제1도전형의 실리콘 기판(40)위에, 산화막을 성장시키는 공정(a)과; 활성 영역을 정의하고 비활성영역에 제2불순물을 주입하고 확산시켜 고농도의 상기 제2도전형의 확산층(40a)을 형성하고, 상기 제2불순물이 소정의 농도로 균일하게 도핑된 제2도전형의 제1실리콘 에피택셜 층(41)을 성장시키는 공정(b)과; 상기 제1실리콘 에피택셜 층(41)의 농도보다 큰 농도로 상기 제2불순물이 도핑된, 약 2.0㎛정도으 두께를 갖는 상기 제2도전형의 매몰층(42)을 형성하는 공정(c)과; 상기 매몰층(42) 위에, 상기 제2불순물이 상기 매몰층의 농도보다 낮게 도핑된 상기 제2도전형의 제2실리콘 에피택셜 층(43)을 성장시키는 공정(d)과; 상기 제2에피택셜 층(43) 위에, 제1절연막(44)과 제2절연막(45)을 순차로 성장시키고, 트랜지스터의 활성영역을 정의한 후, 건식식각에 의해, 상기 제2절연막(45), 상기 제1절연막(44)을 차례로 제거하는 공정(e)과; 상기 제2 및 제1절연막(45,44)의 패턴을 마스크로서 사용하여, 상기 실리콘 기판(40)을 소정의 깊이로 식각하여 상기 활성영역의 양측에 두개의 트렌치(46)를 형성하는 공정(f)과; 상기 트렌치들의 내부를 세척하고 제3절연막(47)을 형성하되, 약 900Å 정도의 두께로 형성하고, 약 4000Å 정도의 두께로 제4절연막(48)과 약 2000Å 정도의 제5절연막(49)을 성장시키는 공정(g)과; 제6절연막(50)을 적층하여 상기 트렌치들을 채우는 공정(h)과; 상기 제2절연막(45)을 연마 정지층으로서 사용하여 평탄화하고, 희석된 HF용액으로 남아 있는 상기 제4절연막(48)을 식각한 후, 능동소자 영역 외측의 상기 제2 및 제1절연막(45,44)과 상기 제2실리콘 에피택셜 층(43)을 차례로 제거하는 공정(ⅰ)과; 제7절연막(53)을 약 3000Å 정도의 두께로 적층하고 그리고 위에 제8절연막(54)을 소정의 두께로 적층하는 공정(j)과; 상기 능동소자 영역 외측의 상기 제8 및 제7절연막(54,53)을 순차로 제거하는 공정(k)과; HF용액을 사용하고 약 50mA/㎤ 정도의 전류 밀도로 양극 반응을 수행하여 상기 실리콘 반도체 기판(40) 전체와 상기 능동소자 영역 외측의 상기 제1실리콘 에피택셜 층(41)과 상기 매립층(42) 및 상기 제2실리콘 에피택셜 층(43)에 다공질 실리콘 층(56)을 형성하는 공정(1)과; 약 350℃ 정도의 온도와 10Torr 정도의 기압 조건의 건조 산소 분위기에서 열처리한 후, 상기 다공질 실리콘 층(56)을 산화시켜 다공질 실리콘 산화층(57)을 형성하는 공정(m)을 포함하는 모노리틱 마이크로 웨이브 집적회로용 기판의 제조방법.
  4. 제3항에 있어서, 상기 다공질 실리콘 산화층 형성 공정은 약 900℃ 정도의 온도와 H2/O2분위기에서 약1시간 동안 수행되는 모노리틱 마이크로 웨이브 집적회로용 기판의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940034390A 1994-12-15 1994-12-15 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법 KR0160542B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019940034390A KR0160542B1 (ko) 1994-12-15 1994-12-15 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법
US08/564,505 US5773353A (en) 1994-12-15 1995-11-29 Method of fabricating a semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940034390A KR0160542B1 (ko) 1994-12-15 1994-12-15 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR960026114A true KR960026114A (ko) 1996-07-22
KR0160542B1 KR0160542B1 (ko) 1999-02-01

Family

ID=19401655

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940034390A KR0160542B1 (ko) 1994-12-15 1994-12-15 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법

Country Status (2)

Country Link
US (1) US5773353A (ko)
KR (1) KR0160542B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004036650A1 (en) * 2002-08-05 2004-04-29 Telephus Inc. High frequency semiconductor device and producing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055422A (ko) * 1997-12-27 1999-07-15 정선종 실리콘 기판에서의 인덕터 장치 및 그 제조 방법
US6407441B1 (en) * 1997-12-29 2002-06-18 Texas Instruments Incorporated Integrated circuit and method of using porous silicon to achieve component isolation in radio frequency applications
US20040048437A1 (en) * 2002-09-11 2004-03-11 Dubin Valery M. Method of making oxide embedded transistor structures
US20050181572A1 (en) * 2004-02-13 2005-08-18 Verhoeven Tracy B. Method for acoustically isolating an acoustic resonator from a substrate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE51279T1 (de) * 1980-11-01 1983-05-26 Farmitalia Carlo Erba S.p.A., 20159 Milano Anthracyclin-glycoside, zwischenprodukte, verfahren zu beider herstellung und arzneimittel.
US4810667A (en) * 1987-04-28 1989-03-07 Texas Instruments Incorporated Dielectric isolation using isolated silicon by limited anodization of an N+ epitaxially defined sublayer in the presence of a diffusion under film layer
DE3830102A1 (de) * 1987-09-16 1989-03-30 Licentia Gmbh Si/sige-halbleiterkoerper
US5023200A (en) * 1988-11-22 1991-06-11 The United States Of America As Represented By The United States Department Of Energy Formation of multiple levels of porous silicon for buried insulators and conductors in silicon device technologies
US5063117A (en) * 1988-12-27 1991-11-05 The Furukawa Electric Co., Ltd. Copper fin material for heat-exchanger and method of producing the same
JP3058898B2 (ja) * 1990-09-03 2000-07-04 三菱電機株式会社 半導体装置及びその評価方法
US5063177A (en) * 1990-10-04 1991-11-05 Comsat Method of packaging microwave semiconductor components and integrated circuits
EP0501279A1 (en) * 1991-02-28 1992-09-02 Texas Instruments Incorporated Microwave heterojunction bipolar transistors suitable for low-power, low-noise and high-power applications and method for fabricating same
JPH0522705A (ja) * 1991-07-09 1993-01-29 Sony Corp ビデオ信号処理装置
JPH0521705A (ja) * 1991-07-12 1993-01-29 Mitsubishi Electric Corp ポリイミド層間絶縁膜のパターニング方法
US5166639A (en) * 1991-10-29 1992-11-24 Sgs-Thomson Microelectronics, Inc. High gain mololithic microwave integrated circuit amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004036650A1 (en) * 2002-08-05 2004-04-29 Telephus Inc. High frequency semiconductor device and producing the same

Also Published As

Publication number Publication date
KR0160542B1 (ko) 1999-02-01
US5773353A (en) 1998-06-30

Similar Documents

Publication Publication Date Title
CA1159966A (en) Process of forming recessed dielectric regions in a monocrystalline silicon substrate
US4139442A (en) Reactive ion etching method for producing deep dielectric isolation in silicon
KR100421046B1 (ko) 반도체 장치 및 그 제조방법
KR930010986B1 (ko) 반도체장치의 제조방법
US4593459A (en) Monolithic integrated circuit structure and method of fabrication
US20020137279A1 (en) Semiconductor device having trench isolation
KR100672753B1 (ko) 전자트랩을 억제할 수 있는 트렌치형 소자분리막의 형성방법
KR20040046056A (ko) 누설전류를 방지하는 소자 분리 구조를 갖는 반도체 소자및 그 제조 방법
US4900689A (en) Method of fabrication of isolated islands for complementary bipolar devices
KR20020071063A (ko) 덴트 없는 트렌치 격리 구조 및 그 형성 방법
KR20000073373A (ko) 불순물 이온 편석 방지막 및 그 제조방법, 그 편석 방지막을 이용한 반도체 소자의 격리구조 및 그 제조방법
KR960026114A (ko) 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법
KR0172792B1 (ko) 반도체소자의 소자분리 영역의 제조방법
US4633290A (en) Monolithic CMOS integrated circuit structure with isolation grooves
KR100287181B1 (ko) 트렌치소자분리영역을갖는반도체소자및그제조방법
JPH0387047A (ja) 半導体装置
KR960026920A (ko) 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법
KR100353821B1 (ko) 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법
KR20000042981A (ko) 소자분리막의 트렌치모서리 라운딩방법
KR100297170B1 (ko) 반도체소자의소자분리산화막의제조방법
KR940005720B1 (ko) 반도체 장치의 소자분리 제조방법
KR20020042034A (ko) 반도체 소자의 소자분리막 형성방법
KR0151260B1 (ko) 필드산화막 형성방법
KR100281279B1 (ko) 반도체 소자의 소자분리 산화막의 제조방법
KR100548586B1 (ko) 반도체소자의 트랜치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030728

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee