KR960025044A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

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Abstract

동시에 n비트의 명령 또는 데이터(n은 정수, n〉1)를 처리할 수 있는 반도체 집적 회로는 명령 버스 또는 데이터 버스를 통해 외부 메모리로부터 수신된 n비트의 m(m〉1)배의 명령 또는 데이터를 기억하는 큐를 가진다.
그러므로, 반도체 집적 회로의 처리능력을 향상시키고, 또한 저가의 반도체 집적 회로를 설치하는 것이 가능하다.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 직접 회로의 구성을 나타난 회로도, 제2도는 제1도의 회로도의 상세도, 제3도는 큐(13)의 그룹을 선택하는 멀티플렉서((MUX)12)의 동작을 나타낸 도.

Claims (25)

  1. n비트(n은 정수;n〉1)의 단위로 제1데이터를 처리하는 코어와, 외부메모리로부터 (n×m)비트 이하의 비트폭을 가지는 제2데이터를 수신하고 거기에 상기 제2데이터를 기억하는 (n×m)비트 폭(m1)의 적어도 하나의 큐와, 상기 적어도 하나의 큐로부터 상기 제2데이터를 수신하고 상기 제1데이터로서 상기 코어에 상기 제2데이터중의 n비트를 선택적으로출력하는 멀티플렉서를 구비하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 적어도 하나의 큐는 서로 직렬 접속된 p큐(p는 정수;n〉1)를 포함하고, 상기 p큐는큐의 그룹을 구성하고, 상기 반도체 집적 회로는 상기 p큐 중에서 다음 하나로 상기 제2데이터를 순차 시프트 함으로서 상기 멀티플렉서에 상기 제2데이터를 전송하는 큐 제어부를 더 구비하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 큐의 그룹에 상기 외부 메모리로부터 상기 제2데이터를 전송하는 (n×m) 비트폭의버스를 더 구비하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 제2데이터는 가변장의 데이터이고, 상기 반도체 집적 회로는 상기 버스에 상기 큐중의 최 하단의 소정의 메모리 위치에 상기 제2데이터를 출력하는 선택부를 더 구비한 반도체 집적 회로.
  5. 제4항에 있어서, 상기 버스에서의 어떤 중심점에 삽입된 캐시 메모리를 더 구비하는 반도체 집적 회로.
  6. (a) n비트(n은 정수;n〉1)의 단위로 제1명령 또는 제1데이터를 처리하는 코어, (b) 명령 큐 그룹은 (b-1) 외부 메모리로부터 (n×m)비트 폭의 비트 폭을 가지는 제2명령을 수신하고 거기에 상기 제2명령을 기억하는 (n×m)비트 폭의 제1명령 큐와, (b-2)(s-1)번째의 명령 큐로부터 상기 제2명령을 수신하고 거기에 상기 제2명령을 기억하는 (n×m)비트폭의 s번째 명령큐(1〈s〈p; p는 1이상의 정수)를 포함하고, p번째의 명령큐에 상기 제1의 직렬 접속을 가지는 명령 큐의그룹, (c) 데이터 큐의 그룹은 (c-1) 상기 외부 메모리로부터 (n×m) 비트 이하의 비트 폭을 가지는 제2데이터를 수신하고거기에 상기 제2데이터를 기억하는 (n×m)비트 폭(m〉1)의 제1데이터 큐와, (c-2) (t-1)번째의 데이터 큐로부터 상기 제2데이터를 수신하고 거기에 상기 제2데이터를 기억하는 (n×m)비트 폭의 t번째 데이터 큐(1〈t〉q; q는 1이상의 정수)를 포함하고, q번째의 데이터 큐에 상기 제1의 직렬 접속을 가지는 데이터 큐의 그룹, (d) 상기 명령 큐의 그룹과 상기 데이터의그룹에서 각각 상기 제2명령과 상기 제2데이터를 순차 시프트하는 큐 제어부, (e) 상기 p번째의 명령 큐로부터 상기 제2명령을 수신하고 상기 제1명령으로서 상기 코어에 상기 제2명령 중의 n비트를 순차 출력하는 제1멀티플렉서, (f) 상기 q번째의 데이타 큐로부터 상기 제2데이터를 수신하고 상기 제1데이터로서 상기 코어에 상기 제2데이터 중의 n비트를 순차 출력하는 제2멀티플렉서를 구비하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 제2명령과 상기 제2데이터는 가변장의 데이터이고, 상기 반도체 집적회로는 (g) 상기 제1명령큐의 소정의 메모리 위치에서 상기 제2명령을 출력하는 상기 명령큐의 그룹과 외부메모리와의 사이에 배치된 제1선택부, (h) 상기 제1데이터 큐의 소정의 메모리 위치에 상기 제2데이터를 출력하는 상기 데이터 큐의 그룹과 상기 외부 메모리와의 사이에 배치된 제2선택부를 더 구비하는 반도체 집적 회로.
  8. 제6항에 있어서, (g) 상기 제3명령을 전송하는 상기 제1명령큐에 상기 외부 메모리를 접속하는 명령버스,(h) 상기 제2데이터를 전송하는 상기 제1 데이터 큐에 상기 외부메모리를 접속하는 데이터버스를 더 구비하는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 외부메모리는 명령 메모리와 데이터 메모리로 분리되고, 상기 명령버스와 상기 데이터 버스는 상기 명령 메모리와 상기 데이터 메모리에 각각 접속되는 반도체 집적 회로.
  10. (a) n비트(n은 정수;n〉1)의 단위로 제1명령 또는 제1데이터를 처리하는 코어, (b) 명령 z의 그룹은 (b-1)외부 메모리로부터 제2명령중의 n비트를 수신하고 거기에 상기 제2명령중의 상기 n비트를 기억하는 n비트 폭의 제1명령큐와, (b-2) (s-1)번째의 명령 큐로부터 상기 제2명령 중의 상기 n비트를 수신하고 거기에 상기 제2명령중의 상기 n비트를 기억하는 n비트 폭의 s번째의 명령 큐(1〈s〈p; p는 1이상의 정수)를 포함하고, p번째의 명령큐에 상기 제1의 직렬 접속을가지는 명령 큐의 그룹, (c) 데이터 큐의 그룹은 (c-1) 상기 외부 메모리로부터 제2데이터 중의 n비트를 수신하고 거기에 상기 제2데이터중의 상기 n비트를 기억하는 n비트폭의 제1데이터 큐와, (c-2) (t-1)번째의 데이터 큐로부터 상기 제2데이터 중의 상기 n비트를 수신하고 거기에 상기 제2데이터를 기억하는 n비트 폭의 t번째의 데이터 큐(1〈t〈q; q는 1이상의정수(를 포함하고, q번째의 데이터큐에 상기 제1의 직렬 접속을 가지는 데이터 큐의 그룹, (d) 양자의 상기 제2명령과상기 제2데이터를 수신하고 거기에 그들을 기억하는 {n×(m-1)} 비트 폭의 공통의 큐의 그룹, (e) 상기 명령큐의 그룹과 상기 데이터 큐의 그룹 각각에서, 그리고 상기 공통의 큐의 그룹에서 상기 제2명령과 상기 제2데이터를 순차 시프트하는큐 제어부, (f) 상기 제2명령과 상기 제2데이터를 전송하는 상기 제1명령 큐와 상기 제2데이터 큐에 상기 외부 메모리를접속하는 n비트 폭의 제1버스, (g) 상기 제2명령과 상기 제2데이터를 전송하는 상기 공통의 큐의 그룹에 상기 외부 메모리를 접속하는 n×(m-1) 비트폭의 제2버스, (h) 상기 명령큐의 그룹과 상기 공통의 큐의 그룹 양자로부터 상기 제2명령을 수신하고, 상기 제1명령으로서 상기 코어에 상기 제2명령 중의 상기 n비트를 선택적으로 출력하는 제1멀티플렉서, (i)상기 데이터 큐의 그룹과 상기 공통의 큐의 그룹 양자로부터 상기 제2데이타를 수신하고, 상기 제1데이터로서 상기 코어에 상기 제2데이터 중의 상기 n비트를 선택적으로 출력하는 제2멀티플렉서를 구비하는 반도체 집적 회로.
  11. 제10항에 있어서, (j) 상기 제2버스의 어떤 중심점에 삽입된 캐시메모리를 더 구비하는 반도체 집적 회로.
  12. (a) n비트 (n은 정수;n〉1)의 단위로 제1명령 E는 제1데이터를 처리하는 코어, (b) 명령 큐의 그룹은 (b-1)외부 메모리로부터 (n×m) 비트 이하의 버스폭을 가지는 제2명령을 수신하고 거기에 제2명령을 기억하는 (n×m) 비트 폭(m〉1)의 제1명령큐와, (b-2) (s-1)번째의 명령큐로부터 상기 제2명령을 수신하고 거기에 상기 제2명령을 기억하는(n×m)비트 폭의 s번째 명령큐(1〈s〈p; p는 1이상의 정수)를 포함하고, p번째 명령 큐에 상기 제1의 직렬 접속을 가지는명령 큐의 그룹, (c) 데이터 큐의 그룹은 (c-1) 상기 외부메모리로부터 n비트폭의 제2데이터를 수신하고 거기에 상기 제2데이터를 기억하는 n비트 폭의 제1데이터큐와, (c-2) (t-1)번째의 데이터큐로부터 상기 제2데이터를 수신하고 거기에 상기 제2데이터를 기억하는 n비트 폭의 t번째 데이타 큐(1〈t〈q; q는 1이상의 정수)를 포함하고, q번째의 데이터큐에 상기 제1의 직렬 접속을 가지는 데이터큐의 그룹, (d) 상기 명령큐의 그룹과 상기 데이터의 그룹에서 각각 상기 제2명령과 상기 제2데이터를 순차 시프트하는 큐제어부, (e) 상기 p번째의 명령 큐로부터 상기 제2명령을 수신하고 상기 제1명령으로서 상기 코어에 상기 제2명령중의 n비트를 선택적으로 출력하는 멀티플렉서를 구비하고, 상기 제1데이터는 상기 q번째의 데이타큐로부터 획득되는 반도체 집적 회로.
  13. 제12항에 있어서 (f) 상기 제2명령을 전송하는 상기 제1명령 큐에 상기 외부메모리를 접속하는 명령버스,(g) 상기 제2데이터를 전송하는 상기 제1데이터 큐에 상기 외부 메모리를 접속하는 데이터 버스를 구비하는 반도체 집적회로.
  14. 제13항에 있어서, 상기 외부 메모리는 명령 메모리와 데이터 메모리로 분리되고, 상기 명령 버스와 상기데이타버스는 상기 명령메모리와 상기 데이타메모리에 각각 접속되는 반도체 집적 회로.
  15. (a) n비트(n은 정수;n〉1)의 단위로 제1명령 또는 제2데이터를 처리하는 코어, (b) 명령 큐의 그룹은 (b-1)외부 메모리로부터 n비트폭의 제2명령을 수신하고 거기에 상기 제2명령을 기억하는 n비트폭의 제1명령큐와, (b-2) (s-1)번째의 명령큐로부터 상기 제2명령을 수신하고 거기에 상기 제2명령을 기억하는 n비트폭의 s번째의 명령큐(1〈s〈p; p는1이상의 정수)를 포함하고, p번째의 명령큐에 상기 제1의 직렬 접속을 가지는 명령큐의 그룹, (c) 데이터 큐의 그룹은(c-1) 상기 외부메모리로부터 (n×m)비트 이하의 비트 폭을 가지는 제2데이터를 수신하고 거기에 사기 제2데이터를 기억하는 (n×m)비트 폭(m1)의 제1데이터 큐와, (c-2) (t-1)번째의 데이터 큐로부터 상기 제2데이터를 수신하고 거기에 사기제2데이터를 기억하는 (n×m)비트 폭의 t번째의 데이터큐(1〈t〈q; q는 1이상의 정수)를 포함하고, q번째의 데이터큐에 상기 제1의 직렬 접속을 가지는 데이터큐의 그룹, (d) 상기 명령큐의 그룹과 상기 데이터의 그룹에서 각각 상기 제2명령과 사기 제2데이터를 순차 시프트하는 큐제어부, (e) 상기 q번째의 데이터 큐로부터 상기 제2데이터를 수신하고 상기제1데이터로서 상기 코어에 상기 제2데이터 중의 n비트를 선택적으로 출력하는 멀티플렉서를 구비하고, 상기 제1명령은 p번째의 명령큐로부터 획득되는 반도체 집적 회로.
  16. 제15항에 있어서, (f) 상기 제2명령을 전송하는 상기 제1명령 큐에 상기 외부 메모리를 접속하는 명령버스, (g) 상기 제2데이터를 전송하는 상기 제1데이터 큐에 상기 외부메모리를 접속하는 데이터버스를 더 구비하는 반도체 집적 회로.
  17. 제16항에 있어서, 상기 외부메모리는 명령 메모리와 데이터 메모리로 분리되고, 상기 명령버스와 상기 데이터버스는 상기 명령 메모리와 상기 데이터 메모리에 접속되는 반도체 집적 회로.
  18. (a) n비트(n은 정수;n〉1)의 단위로 제1명령 또는 제2데이터를 처리하는 코어, (b) 명령큐의 그룹은 (b-1)외부 메모리로부터 (n×m)비트 이하의 비트 폭을 가지는 제2명령을 수신하고 거기에 상기 제2명령을 기억하는 (n×m) 비트폭 (m1)의 제1명령큐와, (b-2) (s-1)번째의 명령큐로부터 상기 제2명령을 수신하고 거기에 상기 제2명령을 기억하는 (n×m)비트 폭의 s번째의 명령큐(1〈s〈p; p는 1이상의 정수)를 포함하고, p번째의 명령큐에 상기 제1의 직렬 접속을 가지는 명령큐의 그룹, (c) 데이터큐의 그룹은 (c-1) 상기 외부 메모리로부터 (n×m)비트 이하의 비트 폭을 가지는 제2데이터를 수신하고 거기에 상기 제2데이터를 기억하는 (n×m)비트 폭(k〉m)의 제1데이터큐와, (c-2) (t-1)번째의 데이터큐로부터 상기 제2데이터를 수신하고 거기에 상기 제2데이터를 기억하는 (n×k)비트 폭의 t번째 데이터 큐(1〈t≤q; q는 1상의 정수)를 포함하고, q번째의 데이터 큐에 상기 제1의 직렬 접속을 가지는 데이터 큐의 그룹, (d) 상기 명령 큐의 그룹과 상기 데이터큐의 그룹에서 각각 상기 제2명령과 상기 제2데이터를 순차 시프트하는 큐제어부, (e) 상기 p번째의 명령 큐로부터 상기 제2명령을 수신하고 상기 제1명령으로서 상기 코어에 상기 제2명령 중의 n비트를 선택적으로 출력하는 제1멀티플렉서, (f) 상기 q번째의 데이터 큐로부터 상기 제2데이터를 수신하고 상기 제1데이터로서 상기 코어에 상기 제2데이터중의 n비트를 선택적으로 출력하는 제2멀티플렉서를 구비하는 반도체 집적 회로.
  19. 제18항에 있어서, (g) 상기 제2명령을 전송하는 상기 제1명령 큐에 상기 외부 메모리를 접속하는 명령버스, (h) 상기 제2데이터를 전송하는 상기 제1데이터 큐에 상기 외부 메모리를 접속하는 데이터 버스를 더 구비하는 반도체 집적 회로.
  20. 제19항에 있어서, 상기 외부 메모리는 명령 메모리와 데이터 메모리로 분리되고, 상기 명령 버스와 상기데이터 버스는 상기 명령 메모리와 상기 데이터 메모리에 각각 접속되는 반도체 집적 회로.
  21. 제3항에 있어서, 상기 버스의 어떤 중심점에 삽입된 얼라이너를 더 구비하는 반도체 집적 회로.
  22. 제8항에 있어서, 적어도 하나의 상기 명령 버스와 상기 데이터 버스의 어떤 중심점에 삽입된 얼라이너를더 구비하는 반도체 집적 회로.
  23. 제13항에 있어서, 적어도 하나의 상기 명령 버스와 상기 데이터 버스의 어떤 중심점에 삽입딘 얼라이너를더 구비하는 반도체 집적 회로.
  24. 제16항에 있어서, 적어도 하나의 상기 명령버스와 상기 데이터버스의 어떤 중심점에 삽입된 얼라이너를더 구비하는 반도체 집적 회로.
  25. 제19항에 있어서, 적어도 하나의 상기 명령버스와 상기 데이터버스의 어떤 중심점에 삽입된 얼라이너를더 구비하는 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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