CN116361226A - 一种可重构计算访存架构及方法、电子设备 - Google Patents

Abstract

本申请公开了一种可重构计算访存架构及方法、电子设备，涉及计算机处理技术领域，以解决现有可重构计算访存架构和方法易由于LSU的频繁配置，导致运算速度下降的问题。该可重构计算访存架构包括处理单元阵列PEA、访存控制模块、访存模块和共享存储器SM；访存模块包括多个访存单元LSU，SM包括多个内存块；访存控制模块的两端分别与PEA和访存模块连接；多个LSU与多个内存块一一对应连接；访存控制模块用于基于PEA中的目标PE发出的配置信息，确定访存模块中的目标LSU与对应的目标内存块，以在目标PE、目标LSU和目标内存块之间进行数据访存操作。本申请实施例无需指令字节提前对LSU进行配置，能够避免LSU的频繁配置所导致的运算速度下降，提高算法执行效率。

Description

一种可重构计算访存架构及方法、电子设备

技术领域

本申请涉及计算机处理技术领域，尤其涉及一种可重构计算访存架构及方法、电子设备。

背景技术

目前，可重构处理器因其高灵活性与高效性，得到广泛应用。其中，粗粒度可重构处理器(Coarse-Grained Reconfigurable Architecture，CGRA)因具备较快的配置速度，能够实现在工作中切换配置。

而包括CGRA在内的各种架构都需要一定的访存单元(Load/Store Unit，LSU)来实现内存与计算单元之间数据的搬运。CGRA中的传统LSU结构为，LSU与处理单元阵列(Processes Element Array，PEA)边缘处的处理单元(Processes Element，PE)连接，而后各LSU通过交叉开关矩阵(Crossbar)等方式与片上共享存储器(Shared Memory，SM)中的各内存块(Memory Bank)实现全互联。基于该传统LSU结构的LSU执行方式为，首先需要指令字节对LSU进行配置，以确定好LSU至SM中特定内存块的数据通路，如果需访问SM中的其他内存块，则还需要通过指令字节对LSU进行再配置。

然而，CGRA为基于数据流的架构，在复杂算法执行过程中，往往需要对SM内存中各内存块中的数据进行访问，而现有配置的LSU单元的数据通路往往不能满足整个算法的总访存需求与灵活性需求，因此，在算法执行的过程中往往还需要对各LSU单元重新配置以进行时分复用。而重新配置LSU需要一定时间，频繁的切换配置信息会使得算法执行的效率大大降低。

可见，现有可重构计算访存架构和方法，易由于LSU的频繁配置，导致运算速度下降。

发明内容

本申请实施例提供一种可重构计算访存架构及方法、电子设备，以解决现有可重构计算访存架构和方法，易由于LSU的频繁配置，导致运算速度下降的问题。

第一方面，本申请实施例提供了一种可重构计算访存架构，包括处理单元阵列PEA、访存控制模块、访存模块和共享存储器SM；

其中，所述PEA包括多个处理单元PE，所述访存模块包括多个访存单元LSU，所述SM包括多个内存块；

所述访存控制模块的两端分别与所述PEA和所述访存模块连接；

所述多个LSU与所述多个内存块一一对应连接；

所述访存控制模块用于基于所述PEA中的目标PE发出的配置信息，确定所述访存模块中的目标LSU与对应的目标内存块，以在所述目标PE、所述目标LSU和所述目标内存块之间进行数据访存操作。

可选地，所述访存控制模块包括多路复用器MUX和寄存器；

所述PEA中的PE通过所述MUX与所述访存模块中的LSU连接；

所述寄存器用于存储所述配置信息。

可选地，所述访存控制模块与所述访存模块集成设置在同一模块。

第二方面，本申请实施例还提供一种可重构计算访存方法，由如第一方面所述的可重构计算访存架构执行，所述方法包括：

通过所述可重构计算访存架构中的PEA中的目标PE，向所述可重构计算访存架构中的访存控制模块发送配置信息，所述配置信息中指示有访存操作相关信息；

通过所述访存控制模块基于所述配置信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块；

在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作。

可选地，所述数据访存操作为数据访问操作，所述目标PE为所述PEA中发起数据访问操作的PE，所述配置信息包括第一操作类型信息和访问内存地址信息；

所述在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作，包括：

通过所述目标LSU从所述目标内存块中读取数据；

通过所述访存控制模块向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据。

可选地，所述配置信息还包括所述目标PE的标识信息；

所述通过所述目标LSU从所述目标内存块中读取数据，包括：

通过所述访存控制模块向所述目标LSU发送所述第一操作类型信息和所述访问内存地址信息；

通过所述目标LSU基于所述第一操作类型信息和所述访问内存地址信息，从所述目标内存块中读取数据；

所述通过所述访存控制模块向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据，包括：

通过所述访存控制模块基于所述目标PE的标识信息，向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据。

可选地，所述数据访存操作为数据存储操作，所述目标PE包括第一PE和第二PE；

所述通过所述可重构计算访存架构中的PEA中的目标PE，向所述可重构计算访存架构中的访存控制模块发送配置信息，包括：

通过所述第一PE向所述访存控制模块发送第一配置信息，通过所述第二PE向所述访存控制模块发送第二配置信息，其中，所述第一配置信息中指示有写入内存地址信息，所述第二配置信息中指示有写入数据信息；

所述通过所述访存控制模块基于所述配置信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块，包括：

通过所述访存控制模块基于所述写入内存地址信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块；

所述在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作，包括：

通过所述访存控制模块向所述目标LSU发送所述写入数据信息；

通过所述目标LSU将所述写入数据信息写入所述目标内存块中。

可选地，所述第一配置信息还包括第二操作类型信息和第一配对信息，所述第二配置信息还包括第三操作类型信息和第二配对信息；

所述通过所述访存控制模块基于所述写入内存地址信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块之前，所述方法还包括：

通过所述访存控制模块对所述第一配置信息中的所述第一配对信息与所述第二配置信息中的所述第二配对信息进行比对；

在比对后确定所述第一配置信息和所述第二配置信息配对成功的情况下，合并所述第一配置信息和所述第二配置信息，得到包括所述第二操作类型信息、所述写入内存地址信息和所述写入数据信息的目标配置信息，所述第二操作类型信息与所述第三操作类型信息相同。

第三方面，本申请实施例还提供一种电子设备，包括：存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述存储器和处理器采用如第一方面所述的可重构计算访存架构，所述处理器执行所述计算机程序时实现如第二方面所述的可重构计算访存方法中的步骤。

第四方面，本申请实施例还提供一种计算机可读存储介质，所述计算机可读存储介质上存储计算机程序，所述计算机程序被处理器执行时实现如上所述的可重构计算访存方法中的步骤。

在本申请实施例中，可重构计算访存架构包括处理单元阵列PEA、访存控制模块、访存模块和共享存储器SM；其中，所述PEA包括多个处理单元PE，所述访存模块包括多个访存单元LSU，所述SM包括多个内存块；所述访存控制模块的两端分别与所述PEA和所述访存模块连接；所述多个LSU与所述多个内存块一一对应连接；所述访存控制模块用于基于所述PEA中的目标PE发出的配置信息，确定所述访存模块中的目标LSU与对应的目标内存块，以在所述目标PE、所述目标LSU和所述目标内存块之间进行数据访存操作。这样，通过加入访存控制模块，使LSU与内存块一对一直连，并基于数据访存需求，触发对LSU的配置信息，通过访存控制模块动态调度LSU和内存块，完成PE与SM间的数据访存操作，该方式无需指令字节提前对LSU进行配置，从而能够避免LSU的频繁配置所导致的运算速度下降，提高算法执行效率的同时，满足对数据流处理的灵活性需求。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的粗粒度可重构处理器CGRA的整体结构示意图；

图2是本申请实施例提供的可重构计算访存架构的结构示意图；

图3是本申请实施例提供的可重构计算访存方法的流程图；

图4a是本申请实施例提供的可重构计算访存架构执行Load操作的过程示意图；

图4b是本申请实施例提供的可重构计算访存架构执行Store操作的过程示意图；

图5是本申请实施例提供的电子设备的结构图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为使本申请实施例更为清楚，下面先对本申请实施例中涉及的相关概念和技术背景进行简单介绍：

计算机系统架构经过漫长的应用与发展，已经形成多式多样的基础架构。目前应用最广泛的主要有三种硬件架构：以指令流驱动为基础的通用处理器(General-PurposeProcessors，GPP)，以数据驱动为基础的专用集成电路(Application-SpecificIntegrated Circuits，ASIC)，和以配置和数据共同为基础的可重构处理器。

其中，GPP主要利用中央处理器(Central Processing Unit，CPU)通过软件编程的方式来实现各式各样的程序和满足不同的需求，具有较高的灵活性，但效率往往较低。ASIC为面向单一的算法和应用的具体的硬件电路，能按照硬件事先设置好的时序和协议不断计算与访存，具备较高的效率和速度，但是功能单一，灵活性较差。为了同时获得GPP的高灵活性与ASIC的高能效，可重构处理器应运而生。

可重构处理器又主要分为细粒度可重构处理器(Fine-Grained ReconfigurableArchitecture，FGRA)与粗粒度可重构处理器(Coarse-Grained ReconfigurableArchitecture，CGRA)。细粒度可重构处理器FGRA以现场可编程门阵列(FieldProgrammable Gate Array，FPGA)为代表，包含大量的存储资源与计算资源以及丰富的片上互联资源。但由于FGRA能够实现比特级的灵活重构，会导致需要较大的配置信息存储和较长的配置时间，同时也会带来较大的片上功耗与延时。因为FGRA在工作中无法切换配置，故也属于静态可重构处理器。为了弥补上述缺陷，粗粒度可重构处理器CGRA在上个世纪被学术界提出，其具备配置信息小与低功耗的特点。因CGRA极快的配置速度，使得其在工作中切换配置成为可能，并作为动态可重构处理器的主要代表在学术界与工业界被广泛研究与应用。

而包括CGRA架构在内的各种架构都需要一定的访存单元(Load/Store Unit，LSU)来实现内存与计算单元之间数据的搬运。目前，算力高度发达，在很多情况下限制应用速度的往往是访存速度，CGRA中的访存操作也常常作为限制整体速度的关键环节。

目前CGRA中采用的传统LSU结构为：通常各LSU与处理单元阵列(ProcessesElement Array，PEA)边缘处的处理单元(Processes Element，PE)一对一直连；而后各LSU通过交叉开关矩阵(Crossbar)等方式与片上共享存储器(SM，Shared Memory)中的各内存块(Memory Bank)实现全互联，从而使得任意处的LSU在通过配置后能取得SM中任一内存块中的数据。

传统的LSU执行方式为：首先需要指令字节对LSU提前进行配置，以确定好LSU至SM内存某一特定位置的数据通路；此时该数据通路是固定的，如果需访问内存的其他内存块，还需要通过指令字节对LSU进行再配置。在内存读取(Load)操作中，配置完成的LSU等待其对应的PE生成访问地址，然后根据访问地址通过确定好的数据通路将数据取回送到原PE上。在内存写入操作(Store)中，需要两个PE及其内部的LSU完成操作，其中一个PE负责发送写入地址，另一个PE负责发送写入数据；在地址和数据都送入其对应的LSU后，由提前配置好的数据通路通过地址访问SM内存中对应的内存块具体位置，进行数据的写入。

近年来，CGRA在无线通信与高性能计算(HPC)领域得到广泛应用，相关应用要求CGRA芯片可以满足强大的算力需求(提供大面积的PEA)、超大的访存需求、灵活的访存方式。然而，传统LSU的访存操作需要提前进行配置，这势必会在如下两方面对CGRA带来消极影响：

1)由于CGRA为基于数据流的架构，在复杂算法执行过程中，往往需要对SM内存中各内存块内的数据进行访问，而阵列上现有配置的LSU单元的数据通路往往不能满足整个算法的总访存需求与灵活性需求。也就是说在算法执行的过程中往往还需要对各LSU单元重新配置以进行时分复用，才能完成整个算法的执行。而重新配置LSU需要一定时间，频繁的切换配置信息会使得算法执行的效率大大降低。因此，LSU的配置会给阵列的运算速度带来一定程度的下降。

2)CGRA的优势在于其配置信息小，有许多研究从减小其配置信息大小入手，以增快阵列整体编译速度。而对LSU的配置自然会带来一定的配置信息需求，从而将会增大阵列整体配置信息的大小，而且在需要配置的情况下，LSU必然需要对配置信息进行译码，从而会带来PE面积方面的消极影响。

从上述问题中可以看出，为满足算法的灵活性需求和总访存需求，对LSU的时分复用是十分必要的。而对LSU的时分复用又会带来额外的配置信息与时间的开销。为了满足LSU时分复用的需求与降低配置LSU带来的代价，LSU需支持动态调度，也即在无需指令配置情况下实现PE与SM的数据流运输。

本申请实施例正是为解决上述技术问题，实现在无指令配置情况下的数据流运输，所提出的一种基于数据流触发的可重构计算访存方案。

参见图2，图2是本申请实施例提供的可重构计算访存架构的结构示意图，如图2所示，该可重构计算访存架构包括：

处理单元阵列(Processes Element Array，PEA)、访存控制模块、访存模块和共享存储器(Shared Memory，SM)；

其中，所述PEA包括多个处理单元(Processes Element，PE)，所述访存模块包括多个访存单元(Load/Store Unit，LSU)，所述SM包括多个内存块(Memory Bank)；

所述访存控制模块的两端分别与所述PEA和所述访存模块连接；

所述多个LSU与所述多个内存块一一对应连接；

所述访存控制模块用于基于所述PEA中的目标PE发出的配置信息，确定所述访存模块中的目标LSU与对应的目标内存块，以在所述目标PE、所述目标LSU和所述目标内存块之间进行数据访存操作。

本申请实施例中的可重构计算访存架构是以粗粒度可重构处理器CGRA为基础的架构，而CGRA中整体架构的核心是处理单元阵列PEA，它由具有一定互联结构的处理单元(PE)组成，通过访存单元LSU访问阵列上的共享存储器SM，其整体拓扑结构如图1所示。

不同于传统CGRA结构，本申请实施例中的可重构计算访存架构，将LSU与SM中的内存块的连接关系变为一一对应直连，并增加了访存控制模块来实现访存操作，该访存控制模块可包含多路复用器(Multiplexer，MUX)、寄存器、相关辅助电路等，当然，所述访存控制模块也可以是其他能够实现访存控制功能的模块结构。具体结构可如图2所示，包括处理单元阵列PEA、访存控制模块、访存模块和共享存储器SM。

所述PEA是由具有互联结构的多个处理单元PE组成的处理单元阵列结构，所述访存模块包括多个访存单元LSU，所述SM中包括多个内存块，所述多个LSU与所述多个内存块一一对应连接；

所述访存控制模块的两端分别连接所述PEA和所述访存模块连接，用于控制所述PEA中的PE与所述访存模块中的LSU的连接，以实现在所述PEA和所述访存模块之间传递数据。

PEA对SM的访存共分为数据的访问/读取(Load)和写入/存储(Store)两个基本操作。不同于传统LSU执行方案，本方案中PEA通过数据流触发Load与Store的配置字段，相关字段进入访存控制模块后，匹配到对应LSU与对应内存块完成访存操作。

具体地，所述PEA中需要读取或写入数据的PE即目标PE主动发出配置信息，具体可配置本次访存操作相关信息，如访存地址信息、访存操作类型信息、写入数据信息等，所述访存控制模块则根据该配置信息，确定本次访存操作所涉及的LSU和内存块位置，即目标LSU与对应的目标内存块，该目标内存块是SM中与目标LSU一对一直连的内存块。然后，可在所述目标PE、所述目标LSU和所述目标内存块之间进行数据访存操作，例如，对于数据访问/读取(Load)操作，可从所述目标内存块中读取数据，读取出的数据放入所述目标LSU中，并通过所述访存控制模块传递到所述目标PE；对于数据写入/存储(Store)操作，则可通过所述访存控制模块将写入数据传递至所述目标LSU，再由所述目标LSU将写入数据存入所述目标内存块中。

可选地，所述访存控制模块包括多路复用器MUX和寄存器；

所述PEA中的PE通过所述MUX与所述访存模块中的LSU连接；

所述寄存器用于存储所述配置信息。

一种实施方式中，所述访存控制模块包括多路复用器MUX和寄存器，还可包括相关辅助电路，所述多路复用器MUX的数量可不限于一个。

所述PEA中的PE可通过所述MUX连接到所述访存模块中的LSU，具体地，所述MUX可包括多路输入端和多路输出端，分别连接所述PEA中的多个PE和所述访存模块中的多个LSU，并且各端口可进行复用，这样，通过所述MUX能够控制所述PEA中的某一个PE与所述访存模块中的某一个LSU连通形成数据访存通路。

所述寄存器可用于寄存所述PEA中的PE发出的配置信息，例如，在所述PEA中的某个PE主动发出配置信息时，所述访存控制模块可将接收到的所述配置信息暂时存放在其寄存器中，用于后续访存操作中的相关使用处理。在进行数据读取操作时，所述寄存器还可用于寄存所述目标LSU从所述目标内存块中读取出的数据。

这样，通过多路复用器MUX和寄存器结构组成访存控制模块，实现对LSU与PE间的访存控制功能，能够保证模块结构简单，且易于实现，稳定可靠。

可选地，所述访存控制模块与所述访存模块集成设置在同一模块。

即一种实施方式中，所述访存控制模块与所述访存模块可以是集成设置为一体的整个模块，即可在CGRA架构的访存模块中增设多路复用器MUX和寄存器等电路，来组成能够对PEA中的PE与各LSU和内存块的连接通路进行控制的访存集成模块。

这样，能够保证尽量不增大可重构计算访存架构的模块体积，降低结构的复杂性。

本申请实施例的可重构计算访存架构，包括处理单元阵列PEA、访存控制模块、访存模块和共享存储器SM；其中，所述PEA包括多个处理单元PE，所述访存模块包括多个访存单元LSU，所述SM包括多个内存块；所述访存控制模块的两端分别与所述PEA和所述访存模块连接；所述多个LSU与所述多个内存块一一对应连接；所述访存控制模块用于基于所述PEA中的目标PE发出的配置信息，确定所述访存模块中的目标LSU与对应的目标内存块，以在所述目标PE、所述目标LSU和所述目标内存块之间进行数据访存操作。这样，通过加入访存控制模块，使LSU与内存块一对一直连，并基于数据访存需求，触发对LSU的配置信息，通过访存控制模块动态调度LSU和内存块，完成PE与SM间的数据访存操作，该方式无需指令字节提前对LSU进行配置，从而能够避免LSU的频繁配置所导致的运算速度下降，提高算法执行效率的同时，满足对数据流处理的灵活性需求。

参见图3，图3是本申请实施例提供的可重构计算访存方法的流程图，由图2所示实施例中的可重构计算访存架构执行，如图3所示，该方法包括以下步骤：

步骤301、通过所述可重构计算访存架构中的PEA中的目标PE，向所述可重构计算访存架构中的访存控制模块发送配置信息，所述配置信息中指示有访存操作相关信息。

本申请实施例中，PEA对SM的访存共分为数据的访问/读取(Load)和写入/存储(Store)两个基本操作。不同于传统LSU执行方案，本方案中PEA通过数据流触发Load与Store的配置信息，具体可以是配置字段，相关字段进入访存控制模块后，匹配到对应LSU与对应内存块完成访存操作。

上述目标PE即为所述PEA中需要读取或写入数据的PE，本申请实施例中，可以采用基于数据流触发的数据访存机制，即在所述可重构计算访存架构中某个PE存在数据流运输需求时，由该PE触发相应的配置信息，以指示本次需要进行的数据访存操作相关信息。

因此，在开启数据访存流程时，所述PEA中需要读取或写入数据的目标PE会主动发出配置信息，在所述配置信息中指示本次访存操作相关信息，如访存地址信息、访存操作类型信息、写入数据信息等。

其中，需说明的是，对于数据访问/读取(Load)操作，所述目标PE可以是所述PEA中的某一个，对于数据写入/存储(Store)操作，所述目标PE可以包括所述PEA中的两个PE，其中一个PE负责发送指示写入地址的配置信息，另一PE负责发送指示写入数据的配置信息。

步骤302、通过所述访存控制模块基于所述配置信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块。

所述访存控制模块在接收到所述目标PE发出的配置信息后，可根据该配置信息，确定本次访存操作所涉及的LSU和内存块位置，即需要读取或写入数据的目标LSU与对应的目标内存块，该目标内存块是SM中与目标LSU一对一直连的内存块。具体可基于所述配置信息中指示的访存地址信息，通过寻址确定目标LSU与对应的目标内存块。

步骤303、在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作。

然后，在确定所述目标LSU与所述目标内存块的情况下，可在所述目标PE、所述目标LSU和所述目标内存块之间完成数据访存操作，具体地，对于数据访问/读取(Load)操作，可从所述目标内存块中读取数据，读取出的数据放入所述目标LSU中，并通过所述访存控制模块传递到所述目标PE；对于数据写入/存储(Store)操作，则可通过所述访存控制模块将写入数据传递至所述目标LSU，再由所述目标LSU将写入数据存入所述目标内存块中。

可选地，所述数据访存操作为数据访问操作，所述目标PE为所述PEA中发起数据访问操作的PE，所述配置信息包括第一操作类型信息和访问内存地址信息；

所述步骤303包括：

通过所述目标LSU从所述目标内存块中读取数据；

通过所述访存控制模块向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据。

一种实施方式中，在所述数据访存操作为数据访问操作，即Load操作时，所述目标PE为所述PEA中发起Load操作的PE，所述配置信息包括第一操作类型信息和访问内存地址信息，即发起Load操作的PE可配置本次操作类型字段和访问内存地址字段，所述第一操作类型信息即为指示本次操作类型为Load操作的信息，所述访问内存地址信息即为指示本次需要访问的内存块的地址信息。

该实施方式中，所述访存控制模块可以基于所述第一操作类型信息，确定本次操作类型为Load操作，并可通过所述访问内存地址信息，确定本次需要访问的内存块地址，进而可以通过寻址确定对应的目标LSU与目标内存块。然后，可通过所述目标LSU从所述目标内存块中读取出数据，并将读取的数据经过所述访存控制模块发送回所述目标PE。

这样，所述PEA中的PE只需在读取数据时，发出包括操作类型信息和访问内存地址信息的配置信息，即可使访存控制模块找到对应的需要访问的LSU和内存块，并将数据取出返回给需要的PE。该数据访问流程能够实现动态调度LSU，无需通过指令字节提前对LSU进行配置，可减少配置所需耗时，提高阵列运算速度。

进一步地，所述配置信息还包括所述目标PE的标识信息；

所述通过所述目标LSU从所述目标内存块中读取数据，包括：

通过所述访存控制模块向所述目标LSU发送所述第一操作类型信息和所述访问内存地址信息；

通过所述目标LSU基于所述第一操作类型信息和所述访问内存地址信息，从所述目标内存块中读取数据；

所述通过所述访存控制模块向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据，包括：

通过所述访存控制模块基于所述目标PE的标识信息，向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据。

即在进行数据访问Load操作时，所述目标PE发出的配置信息还可包括所述目标PE的标识信息，即发起Load操作的PE可配置本次操作类型字段、访问内存地址字段和读取数据的目标PE标识字段，所述目标PE标识字段即为指示本次读取数据的PE。

该实施方式中，所述访存控制模块可以基于所述第一操作类型信息，确定本次操作类型为Load操作，并可通过所述访问内存地址信息，确定本次需要访问的内存块地址，进而可以通过寻址确定对应的目标LSU与目标内存块。

所述访存控制模块可将所述第一操作类型信息和所述访问内存地址信息发送至所述目标LSU，但无需发送所述目标PE的标识信息，所述目标PE的标识信息可以寄存在所述访存控制模块的寄存器中。

所述目标LSU可基于所述第一操作类型信息确定本次操作类型为Load操作，并可基于所述访问内存地址信息，确定本次需要访问的数据在所述目标内存块中的具体位置，并可读取到所述目标LSU内，再将读取出的数据传送给所述访存控制模块。

所述访存控制模块获取到读取的数据后，可再基于所述目标PE的标识信息，确定数据发送对象，将读取的数据发送给所述目标PE，至此所述目标PE发起的Load操作完成。

这样，所述PEA中的PE只需在读取数据时，发出包括操作类型信息、访问内存地址信息和目标PE的标识信息的配置信息，即可使访存控制模块找到对应的需要访问的LSU和内存块，并将数据取出返回给需要的PE。该数据访问流程能够实现动态调度LSU，确保数据读取Load操作的准确性和可靠性。

下面结合图4a，详细介绍本申请实施例中的可重构计算访存架构的Load操作的执行过程。

Load操作完成数据从SM到PE的读取。其中，需要读取的PE主动发出配置字段，包括但不限于操作类型标志、读取数据的目标PE标志、读取内存地址标志等，如图4a所示，配置字段40包括操作类型标志L、读取数据的目标PE标志Index和读取内存地址标志Addr。访存控制模块根据操作类型标志，判断为Load操作，再从配置字段中读取内存地址标志，通过多路复用器MUX寻址到对应LSU与内存块，读出该内存块中的数据，再根据读取数据的目标PE标志，将读出数据送回目标PE。

一种可选的实施方式中，Load配置字段可如下表1所示，其中，位置表示不同符号字段在配置字段中的位置，即Load配置字段可共采用41比特位来表示，当然，也可根据实际情况灵活配置各符号字段的位数。

表1 Load配置字段

Load操作仅需接收一个寄存器(一个PE)配置字段内的数据。在PE将其寄存器内的配置字段传递给访存控制模块内的寄存器后，访存控制模块判定访存操作类型为Load。然后，访存控制模块可将寄存器配置字段中的Addr经过取模运算后的结果，控制多路复用器(MUX)访问对应的LSU及内存块(Memory Bank)。在对应的LSU与内存块被选中后，该LSU通过寄存器配置字段中的load/store位为0判断该操作为读取，并取配置字段中的Addr，从而得知数据在内存块中的具体位置，并读取数据到LSU内。随后在配置字段的PE编号Index的帮助下，将取出的数据发送给对应的PE，至此一个Load操作完成。

可选地，所述数据访存操作为数据存储操作，所述目标PE包括第一PE和第二PE；

所述步骤301包括：

通过所述第一PE向所述访存控制模块发送第一配置信息，通过所述第二PE向所述访存控制模块发送第二配置信息，其中，所述第一配置信息中指示有写入内存地址信息，所述第二配置信息中指示有写入数据信息；

所述步骤302包括：

通过所述访存控制模块基于所述写入内存地址信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块；

所述步骤303包括：

通过所述访存控制模块向所述目标LSU发送所述写入数据信息；

通过所述目标LSU将所述写入数据信息写入所述目标内存块中。

一种实施方式中，在所述数据访存操作为数据存储操作，即Store操作时，所述目标PE包括所述PEA中发起Store操作的两个PE，分别为第一PE和第二PE，其中一个为负责发送写入地址的PE，另一个为负责发送写入数据的PE。

该实施方式中，所述第一PE和所述第二PE可以分别向所述访存控制模块发送不同的配置字段，如所述第一PE向所述访存控制模块发送指示有写入内存地址信息的第一配置信息，所述第二PE向所述访存控制模块发送指示有写入数据信息的第二配置信息；所述写入内存地址信息即为指示本次需要写入的内存块的地址信息，所述写入数据信息即为指示本次需要写入的具体数据。

所述访存控制模块可以基于所述第一配置信息中指示的写入内存地址信息，确定本次需要写入的内存块地址，进而可以通过寻址确定对应的目标LSU与目标内存块；还可基于所述第二配置信息中指示的写入数据信息，确定本次需要写入的数据。

然后，所述访存控制模块可将写入数据信息发送给所述目标LSU，所述目标LSU再将所述写入数据信息即待写入的数据写入所述目标内存块中。

这样，所述PEA中的PE只需在写入数据时，分别发出包括写入内存地址信息的配置信息和包括写入数据信息的配置信息，即可使访存控制模块找到对应的需要写入的LSU和内存块，并将待写入的数据写入至该内存块中。该数据写入流程能够实现动态调度LSU，无需通过指令字节提前对LSU进行配置，可减少配置所需耗时，提高阵列运算速度。

进一步地，所述第一配置信息还包括第二操作类型信息和第一配对信息，所述第二配置信息还包括第三操作类型信息和第二配对信息；

所述通过所述访存控制模块基于所述写入内存地址信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块之前，所述方法还包括：

通过所述访存控制模块对所述第一配置信息中的所述第一配对信息与所述第二配置信息中的所述第二配对信息进行比对；

在比对后确定所述第一配置信息和所述第二配置信息配对成功的情况下，合并所述第一配置信息和所述第二配置信息，得到包括所述第二操作类型信息、所述写入内存地址信息和所述写入数据信息的目标配置信息，所述第二操作类型信息与所述第三操作类型信息相同。

即在进行数据写入Store操作时，发出写入内存地址信息的所述第一PE还可发出操作类型信息和配对信息，即所述第一配置信息还包括第二操作类型信息和第一配对信息，发出写入数据信息的所述第二PE还可发出操作类型信息和配对信息，也即所述第二配置信息还包括第三操作类型信息和第二配对信息。

该实施方式中，由于待写入数据与写入内存地址存在于两个PE中，且两者不一定同时产生，因此提出通过在每个PE发出的配置信息中添设配对信息来对两个PE的配置信息进行配对。其中，所述第二操作类型信息和所述第三操作类型信息均为指示本次写入操作类型为Store操作的信息，所述第一配对信息和所述第二配对信息则是对应同一次写入操作中两个PE发出的配置字段的配对信息。

具体地，所述访存控制模块在接收到所述第一配置信息后，可基于所述第一配置信息中的第二操作类型信息，确定所述第一PE对应的本次操作类型为数据写入Store操作，并可存储所述第一配置信息，所述访存控制模块在接收到所述第二配置信息后，可基于所述第二配置信息中的第三操作类型信息，确定所述第二PE对应的本次操作类型为数据写入Store操作，并可存储所述第二配置信息。

所述访存控制模块再将存储的操作类型为Store操作的配置信息进行比对，即可比对所述第一配对信息和所述第二配对信息，以判断所述第一配置信息和所述第二配置信息是否能够配对上，其中，配对成功的情况可以包括所述第一配对信息与所述第二配对信息相同，或者所述第一配对信息与所述第二配对信息相匹配，如具备相同的配对标志，或者可组合成一个完整的特定字段等。

在比对后确定所述第一配置信息和所述第二配置信息配对成功的情况下，可以合并所述第一配置信息和所述第二配置信息，具体地，可以去除配置信息中的配对信息，仅保留其他信息，从而可得到合并后的配置信息，即目标配置信息，具体包括操作类型信息、写入内存地址信息和写入数据信息。

所述访存控制模块可基于合并后的所述目标配置信息中的写入内存地址信息，通过寻址确定目标LSU与目标内存块，进而将所述目标配置信息中的写入数据信息经过所述目标LSU写入所述目标内存块中。

这样，所述PEA中的PE通过在写入数据时，分别发出包括操作类型信息、写入内存地址信息和配对信息的配置信息，和包括操作类型信息、写入数据信息和配对信息的配置信息，可使访存控制模块通过配对信息准确确定对应同一写入操作的配置信息，进而找到对应的需要写入的LSU和内存块，并将待写入的数据写入至该内存块中。该数据写入流程能够实现动态调度LSU，确保数据存储Store操作的准确性和可靠性。

下面结合图4b，详细介绍本申请实施例中的可重构计算访存架构的Store操作的执行过程。

Store操作完成数据从PE写入到SM的操作。但是，待写入数据与写入内存地址存在于两个PE中，且两者不一定同时产生。因此，包含待写入数据的PE主动发出配置字段，包括但不限于操作类型标志、待写入数据标志、配对标志等，如图4b所示，第一配置字段41包括操作类型标志S、待写入数据标志data和配对标志reg_Index。访存控制模块接收到该配置字段后，判定操作类型标志，如为Store则将该配置字段对应信息存入寄存器。同理，包含写入内存地址的PE同样主动发出配置字段，包括但不限于操作类型标志、写入内存地址标志、配对标志等，如图4b所示，第二配置字段42包括操作类型标志S、写入内存地址标志Addr和配对标志reg_Index。访存控制模块接收到该配置字段后，判定为Store操作，则将该配置字段对应信息存入寄存器。访存控制模块每次接收到操作类型标志为Store的配置字段后，都会对其寄存器中暂存的各配置字段进行比对，如存在配对标志相同的两个字段，则对二者进行合并，并将合并后的写入内存地址Addr、待写入数据data和访存标志位S一并发往MUX寻址，然后发往对应内存块进行数据写入。

Store操作需两个PE完成，并需在执行过程中将配对的两个PE的配置字段合并，故其寄存器配置字段可由如下表所示的三部分组成，其中，位置表示不同符号字段在配置字段中的位置，即各PE的Store配置字段可共采用41比特位来表示，合并后的配置字段则具备65位。当然，也可根据实际情况灵活配置各符号字段的位数。

表2包含地址的PE的Store配置字段

表3包含数据的PE的Store配置字段

表4配对完成合并后的Store配置字段

Store操作需要两个寄存器(两个PE)配置字段内的数据，一个寄存器提供地址Addr，另一个寄存器提供要储存的数据data。访存控制模块中的寄存器在不断储存来自PE的寄存器中的数据时，对reg_index值相匹配的寄存器数据进行配对并进行数据合并。具体地，将一个寄存器中的Addr与另一个寄存器中的data储存至一个寄存器内并保留load/store标志位。随后与load操作类似，根据合并后寄存器内的Addr寻找对应的LSU及内存块。该LSU通过寄存器内的load/store标志位判断为store操作，并根据寄存器内的Addr定位至内存块中具体的位置，将寄存器内的data存入内存块中，至此一个store操作完成。

本申请实施例采用数据驱动的被动触发式LSU，可以在无需指令驱动和配置的情况下对数据进行访存，实现了load/store的动态调度，降低了总体配置信息大小，提高了配置速度，增强了阵列对时分复用时的数据流以及某些突发数据流的处理能力，从而可满足CGRA本身作为数据流阵列对数据流处理的灵活性需求。

本申请实施例的可重构计算访存方法，通过所述可重构计算访存架构中的PEA中的目标PE，向所述可重构计算访存架构中的访存控制模块发送配置信息，所述配置信息中指示有访存操作相关信息；通过所述访存控制模块基于所述配置信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块；在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作。这样，通过基于数据访存需求，触发对LSU的配置信息，并通过访存控制模块动态调度LSU和内存块，完成PE与SM间的数据访存操作，该方式无需指令字节提前对LSU进行配置，从而能够避免LSU的频繁配置所导致的运算速度下降，提高算法执行效率的同时，满足对数据流处理的灵活性需求。

本申请实施例还提供了一种电子设备，该电子设备采用图2所示实施例中的可重构计算访存架构。由于电子设备解决问题的原理与本申请实施例中可重构计算访存方法相似，因此该电子设备的实施可以参见方法的实施，重复之处不再赘述。如图5所示，本申请实施例的电子设备，包括：

处理器500，用于读取存储器520中的程序，执行下列过程：

通过可重构计算访存架构中的PEA中的目标PE，向所述可重构计算访存架构中的访存控制模块发送配置信息，所述配置信息中指示有访存操作相关信息；

通过所述访存控制模块基于所述配置信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块；

在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作。

其中，在图5中，总线架构可以包括任意数量的互联的总线和桥，具体由处理器500代表的一个或多个处理器和存储器520代表的存储器的各种电路链接在一起。总线架构还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路链接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口提供接口。处理器500负责管理总线架构和通常的处理，存储器520可以存储处理器500在执行操作时所使用的数据。

可选地，所述数据访存操作为数据访问操作，所述目标PE为所述PEA中发起数据访问操作的PE，所述配置信息包括第一操作类型信息和访问内存地址信息；

处理器500还用于读取存储器520中的程序，执行如下步骤：

通过所述目标LSU从所述目标内存块中读取数据；

通过所述访存控制模块向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据。

可选地，所述配置信息还包括所述目标PE的标识信息；

处理器500还用于读取存储器520中的程序，执行如下步骤：

通过所述访存控制模块向所述目标LSU发送所述第一操作类型信息和所述访问内存地址信息；

通过所述目标LSU基于所述第一操作类型信息和所述访问内存地址信息，从所述目标内存块中读取数据；

通过所述访存控制模块基于所述目标PE的标识信息，向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据。

可选地，所述数据访存操作为数据存储操作，所述目标PE包括第一PE和第二PE；

处理器500还用于读取存储器520中的程序，执行如下步骤：

通过所述第一PE向所述访存控制模块发送第一配置信息，通过所述第二PE向所述访存控制模块发送第二配置信息，其中，所述第一配置信息中指示有写入内存地址信息，所述第二配置信息中指示有写入数据信息；

通过所述访存控制模块基于所述写入内存地址信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块；

通过所述访存控制模块向所述目标LSU发送所述写入数据信息；

通过所述目标LSU将所述写入数据信息写入所述目标内存块中。

可选地，所述第一配置信息还包括第二操作类型信息和第一配对信息，所述第二配置信息还包括第三操作类型信息和第二配对信息；

处理器500还用于读取存储器520中的程序，执行如下步骤：

通过所述访存控制模块对所述第一配置信息中的所述第一配对信息与所述第二配置信息中的所述第二配对信息进行比对；

在比对后确定所述第一配置信息和所述第二配置信息配对成功的情况下，合并所述第一配置信息和所述第二配置信息，得到包括所述第二操作类型信息、所述写入内存地址信息和所述写入数据信息的目标配置信息，所述第二操作类型信息与所述第三操作类型信息相同。

本申请实施例提供的电子设备，可以执行上述方法实施例，其实现原理和技术效果类似，本实施例此处不再赘述。

此外，本申请实施例的计算机可读存储介质，用于存储计算机程序，所述计算机程序可被处理器执行实现图2所示方法实施例中的各个步骤。

在本申请所提供的几个实施例中，应该理解到，所揭露方法和装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理包括，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述收发方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种可重构计算访存架构，其特征在于，包括处理单元阵列PEA、访存控制模块、访存模块和共享存储器SM；

其中，所述PEA包括多个处理单元PE，所述访存模块包括多个访存单元LSU，所述SM包括多个内存块；

所述访存控制模块的两端分别与所述PEA和所述访存模块连接；

所述多个LSU与所述多个内存块一一对应连接；

所述访存控制模块用于基于所述PEA中的目标PE发出的配置信息，确定所述访存模块中的目标LSU与对应的目标内存块，以在所述目标PE、所述目标LSU和所述目标内存块之间进行数据访存操作。

2.根据权利要求1所述的可重构计算访存架构，其特征在于，所述访存控制模块包括多路复用器MUX和寄存器；

所述PEA中的PE通过所述MUX与所述访存模块中的LSU连接；

所述寄存器用于存储所述配置信息。

3.根据权利要求1所述的可重构计算访存架构，其特征在于，所述访存控制模块与所述访存模块集成设置在同一模块。

4.一种可重构计算访存方法，其特征在于，由权利要求1至3中任一项所述的可重构计算访存架构执行，所述方法包括：

通过所述可重构计算访存架构中的PEA中的目标PE，向所述可重构计算访存架构中的访存控制模块发送配置信息，所述配置信息中指示有访存操作相关信息；

通过所述访存控制模块基于所述配置信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块；

在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作。

5.根据权利要求4所述的方法，其特征在于，所述数据访存操作为数据访问操作，所述目标PE为所述PEA中发起数据访问操作的PE，所述配置信息包括第一操作类型信息和访问内存地址信息；

所述在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作，包括：

通过所述目标LSU从所述目标内存块中读取数据；

通过所述访存控制模块向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据。

6.根据权利要求5所述的方法，其特征在于，所述配置信息还包括所述目标PE的标识信息；

所述通过所述目标LSU从所述目标内存块中读取数据，包括：

通过所述访存控制模块向所述目标LSU发送所述第一操作类型信息和所述访问内存地址信息；

通过所述目标LSU基于所述第一操作类型信息和所述访问内存地址信息，从所述目标内存块中读取数据；

所述通过所述访存控制模块向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据，包括：

通过所述访存控制模块基于所述目标PE的标识信息，向所述目标PE发送所述目标LSU从所述目标内存块中读取的数据。

7.根据权利要求4所述的方法，其特征在于，所述数据访存操作为数据存储操作，所述目标PE包括第一PE和第二PE；

所述通过所述可重构计算访存架构中的PEA中的目标PE，向所述可重构计算访存架构中的访存控制模块发送配置信息，包括：

通过所述第一PE向所述访存控制模块发送第一配置信息，通过所述第二PE向所述访存控制模块发送第二配置信息，其中，所述第一配置信息中指示有写入内存地址信息，所述第二配置信息中指示有写入数据信息；

所述通过所述访存控制模块基于所述配置信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块，包括：

通过所述访存控制模块基于所述写入内存地址信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块；

所述在所述目标PE、所述目标LSU与所述目标内存块之间进行数据访存操作，包括：

通过所述访存控制模块向所述目标LSU发送所述写入数据信息；

通过所述目标LSU将所述写入数据信息写入所述目标内存块中。

8.根据权利要求7所述的方法，其特征在于，所述第一配置信息还包括第二操作类型信息和第一配对信息，所述第二配置信息还包括第三操作类型信息和第二配对信息；

所述通过所述访存控制模块基于所述写入内存地址信息，确定所述可重构计算访存架构中的访存模块中的目标LSU与对应的目标内存块之前，所述方法还包括：

通过所述访存控制模块对所述第一配置信息中的所述第一配对信息与所述第二配置信息中的所述第二配对信息进行比对；

在比对后确定所述第一配置信息和所述第二配置信息配对成功的情况下，合并所述第一配置信息和所述第二配置信息，得到包括所述第二操作类型信息、所述写入内存地址信息和所述写入数据信息的目标配置信息，所述第二操作类型信息与所述第三操作类型信息相同。

9.一种电子设备，包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序；其特征在于，所述存储器和处理器采用权利要求1至3中任一项所述的可重构计算访存架构，所述处理器，用于读取存储器中的程序实现如权利要求4至8中任一项所述的可重构计算访存方法中的步骤。

10.一种计算机可读存储介质，用于存储计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求4至8中任一项所述的可重构计算访存方法中的步骤。

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